Verilog基礎(chǔ)：幾個常用的按位操作符

位操作符是對二進(jìn)制位進(jìn)行操作的運(yùn)算符。

2023-11-09 標(biāo)簽：二進(jìn)制計算機(jī)網(wǎng)絡(luò) 2.7k 0

D鎖存器的基本實(shí)現(xiàn)

在Verilog HDL中實(shí)現(xiàn)鎖存器（Latch）通常涉及對硬件描述語言的基本理解，特別是關(guān)于信號如何根據(jù)控制信號的變化而保持或更新其值。鎖存器與觸發(fā)器...

2024-08-30 標(biāo)簽：Verilog鎖存器觸發(fā)器 2.6k 0

SystemVerilog中class的基本概念

class，是面向?qū)ο缶幊蹋╫bject-oriented programming (OOP)）的基礎(chǔ)，而OOP可以讓你創(chuàng)建更高抽象級別的驗(yàn)證環(huán)境(如UVM)。

2022-11-14 標(biāo)簽：VerilogSystemClass 2.6k 0

fpga三種編程語言

FPGA（現(xiàn)場可編程門陣列）的編程涉及到三種主要的硬件描述語言（HDL）：VHDL（VHSIC Hardware Description Languag...

2024-03-15 標(biāo)簽：FPGAVerilogHDL 2.6k 0

Verilog設(shè)計中函數(shù)和任務(wù)的作用分析

任務(wù)和函數(shù)在Verilog中用于描述常用的功能行為。與其在不同的地方復(fù)制相同的代碼，不如根據(jù)需求使用函數(shù)或任務(wù)，這是一種良好且常見的做法。為了便于代碼維...

2022-03-15 標(biāo)簽：Verilog 2.6k 0

關(guān)于HDLBits的Verilog實(shí)現(xiàn)

從這一題開始我們將進(jìn)行過程塊的學(xué)習(xí)，也就是時序和組合邏輯的一些知識，下面簡單介紹一下這方面知識：

2022-09-16 標(biāo)簽：fpga硬件Verilog 2.6k 0

基本邏輯電路、時序電路、組合電路設(shè)計

從今天開始新的一章-Circuits，包括基本邏輯電路、時序電路、組合電路等。

2022-10-10 標(biāo)簽：邏輯電路組合電器Verilog 2.6k 0

使用Verilog/SystemVerilog硬件描述語言練習(xí)數(shù)字硬件設(shè)計

在實(shí)例化模塊時，使用Verilog時有兩種常用的方式來進(jìn)行模塊端口的信號連接：按端口順序以及按端口名稱連接端口。

2022-09-08 標(biāo)簽：硬件Verilog端口 2.6k 0

SystemVerilog中的“const”類屬性

SystemVerilog中可以將類屬性聲明為常量，即“只讀”。目的就是希望，別人可以讀但是不能修改它的值。

2022-11-29 標(biāo)簽：VerilogSystem函數(shù) 2.6k 0

如何使用verilog參數(shù)和generate語句來編寫可重用的verilog代碼？

與大多數(shù)編程語言一樣，我們應(yīng)該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來項(xiàng)目的開發(fā)時間，因?yàn)槲覀兛梢愿p松地將代碼從一個設(shè)計移植到另一個設(shè)計。

2023-05-08 標(biāo)簽：Verilog計數(shù)器編程語言 2.6k 0

SystemVerilog中的package和`include有什么不同？

肯定很多人會問為什么有的地方使用package，有的地方使用`include，二者是不是等價的呢？

2022-11-14 標(biāo)簽：VerilogSystemPackage 2.6k 0

在questasim里如何設(shè)置和查看種子值呢？

在systemverilog代碼運(yùn)行中，EDA工具會先給1個隨機(jī)種子值(seed)，所有代碼里的隨機(jī)數(shù)都是根據(jù)這個初始種子衍生出來的。

2023-05-29 標(biāo)簽：EDA工具VerilogTCL 2.5k 0