verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

verilog中阻塞賦值和非阻塞賦值的區(qū)別

阻塞賦值操作符用等號(hào)(即 = )表示?！白枞笔侵冈谶M(jìn)程語(yǔ)句（initial和always）中，當(dāng)前的賦值語(yǔ)句阻斷了其后的語(yǔ)句，也就是說(shuō)后面的語(yǔ)句必須等...

2022-12-19 標(biāo)簽：Verilog 阻塞 9.9k 0

關(guān)于Vivado Non-project，我們應(yīng)知道的一些問(wèn)題

Vivado支持Project模式也支持Non-Project模式。兩者既可以支持圖形界面也支持Tcl命令，但用到的Tcl命令是不同的，不能混用。通常，...

2022-12-15 標(biāo)簽：Verilog System project 3.2k 0

一種通用的Uart收發(fā)Verilog模塊

UART協(xié)議由三根線組成，Tx，Rx，Gnd即發(fā)送、接收與地，不包含時(shí)鐘線，屬于全雙工異步串行通信協(xié)議。

2022-12-15 標(biāo)簽：Verilog uart 串口通信 1.3k 0

混合編程中的模塊命名與管理

最近在項(xiàng)目中以SpinalHDL為主體做系統(tǒng)集成，其中遇到了不少模塊命名與管理的坑，借此機(jī)會(huì)，再來(lái)聊一聊混合編程中的模塊件命名與管理的事情。

2022-12-13 標(biāo)簽：模塊 Verilog 混合編程 1.8k 0

System Verilog中的Mailboxes

Mailboxes是進(jìn)程間通信的另一種方式，但是比semaphores更強(qiáng)大，因?yàn)镸ailboxes可以在兩個(gè)進(jìn)程之間交換消息。

2022-12-13 標(biāo)簽：Verilog System 進(jìn)程 3.5k 0

SystemVerilog中的fork-join_none

fork-join_none和fork-join、fork-join_any的區(qū)別一樣在于進(jìn)程退出機(jī)制以及對(duì)于父進(jìn)程的影響。

2022-12-12 標(biāo)簽：Verilog System 進(jìn)程 3.7k 0

SystemVerilog中的電平敏感事件控制

在verilog中絕大多數(shù)使用的都是邊沿敏感事件，例如@(posedge event)和@(negedge event)。

2022-12-12 標(biāo)簽：Verilog System 2.3k 0

SystemVerilog中的Semaphores

SystemVerilog中Semaphore（旗語(yǔ)）是一個(gè)多個(gè)進(jìn)程之間同步的機(jī)制之一，這里需要同步的原因是這多個(gè)進(jìn)程共享某些資源。

2022-12-12 標(biāo)簽：cpu Verilog System 4.4k 0

SystemVerilog中的fork-join

在fork-join語(yǔ)句塊中，每個(gè)語(yǔ)句都是并發(fā)進(jìn)程。在這個(gè)語(yǔ)句塊中，父進(jìn)程一直被阻塞，直到所有由“fork-join”產(chǎn)生的子進(jìn)程都執(zhí)行完。

2022-12-09 標(biāo)簽：Verilog System 進(jìn)程 3.2k 0

SystemVerilog中的fork-join_any

fork-join_any和fork-join有所不同，fork-join_any的父進(jìn)程一直阻塞，直到任何一個(gè)并行的子進(jìn)程結(jié)束。

2022-12-09 標(biāo)簽：Verilog System 進(jìn)程 2.8k 0

FPGA技術(shù)之Verilog語(yǔ)法基本概念

Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱為模塊。Verilo...

2022-12-08 標(biāo)簽：fpga Verilog Verilog HDL 3.8k 0

SystemVerilog中的always語(yǔ)句塊

“always”關(guān)鍵字意味著這個(gè)語(yǔ)句塊“總是”一直執(zhí)行。大多數(shù)時(shí)候“always”后面跟一個(gè)邊沿事件或者延遲。

2022-12-06 標(biāo)簽：Verilog System 代碼 3.3k 0

Verilog中關(guān)于文件操作的系統(tǒng)任務(wù)

Verilog提供了很多對(duì)文件操作的系統(tǒng)任務(wù)和函數(shù)，例如打開(kāi)關(guān)閉文件、向文件寫入值、從文件讀出值等等。

2022-12-05 標(biāo)簽：Verilog 函數(shù)文件操作 2.5k 0

SystemVerilog中的“l(fā)et”語(yǔ)法

相比`define的全局scope，“l(fā)et” 可以只作用在局部scope。

2022-12-05 標(biāo)簽：Verilog System LET 2.8k 0

SystemVerilog中的參數(shù)化類

類似于聲明一個(gè)參數(shù)化的module，我們也可以聲明一個(gè)參數(shù)化的class。這個(gè)參數(shù)可以用來(lái)實(shí)例化不同數(shù)值和類型的對(duì)象。

2022-12-01 標(biāo)簽：Verilog System 參數(shù) 3.2k 0

SystemVerilog中的Protected成員

protected類屬性或方法具有l(wèi)ocal成員的所有特征，除此之外的是，protected類屬性或方法對(duì)擴(kuò)展類是可見(jiàn)的。

2022-11-30 標(biāo)簽：Verilog System 編譯 1.4k 0

SystemVerilog中的“const”類屬性

SystemVerilog中可以將類屬性聲明為常量，即“只讀”。目的就是希望，別人可以讀但是不能修改它的值。

2022-11-29 標(biāo)簽：Verilog System 函數(shù) 2.6k 0

SystemVerilog中的類范圍解析運(yùn)算符(::)和“extern”

假設(shè)有一個(gè)類“packet”，它含有一個(gè)static屬性(或方法)“my_packet”，然后就可以從類外部訪問(wèn)使用類范圍解析運(yùn)算符(::)訪問(wèn)。

2022-11-29 標(biāo)簽：Verilog System 運(yùn)算符 1.8k 0

SystemVerilog中的Virtual Methods

SystemVerilog中多態(tài)能夠工作的前提是父類中的方法被聲明為virtual的。

2022-11-28 標(biāo)簽：Verilog System Virtual 1.1k 0

SystemVerilog中的Virtual（Abstract）Class和Pure Virtual Method

在許多項(xiàng)目中，我們希望聲明一個(gè)原型類，其中聲明的方法需要被擴(kuò)展的子類覆蓋，目的是讓所有的子類都共享一個(gè)相同的類和方法（function或者task）原型。

2022-11-28 標(biāo)簽：Verilog System Virtual 2.3k 0

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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