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標(biāo)簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級集成電路、軟件設(shè)計工具以及作為預(yù)定義系統(tǒng)級功能的IP(Intellectual Property)核。
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利用FPGA設(shè)計工具減少設(shè)計周期時間和降低風(fēng)險
推出的FPGA設(shè)計工具集搭配Zynq UltraScale+ RFSoC會提供所有生產(chǎn)用的IP以及一些通用功能的IP庫,用戶在搭建自己設(shè)計時可以用到。這...
使用 Zynq SoC 實現(xiàn)計算機(jī)視頻實時算法
Xilinx 高級產(chǎn)品經(jīng)理Vinay Singh將向您演示如何在Zynq-7000 All Programmable SoC系列中實現(xiàn)計算機(jī)視頻實時算法。
?xilinx 的 FPGA 時鐘結(jié)構(gòu),7 系列 FPGA 的時鐘結(jié)構(gòu)和前面幾個系列的時鐘結(jié)構(gòu)有了很大的區(qū)別,7系列的時鐘結(jié)構(gòu)如下圖所示。
Xilinx ZYNQ UltraScale+系列產(chǎn)品介紹
Zynq UltraScale+MPSoC是Xilinx推出的第二代多處理SoC系統(tǒng),它在第一代Zynq-7000的基礎(chǔ)上進(jìn)行了全面升級。
大量數(shù)據(jù)爆發(fā),Xilinx FPGA怎么提高數(shù)據(jù)傳輸速率?
或許,你會認(rèn)為DPDK(Data Plan Development Kit)是一個應(yīng)用在網(wǎng)絡(luò)應(yīng)用層上的高速數(shù)據(jù)傳輸標(biāo)準(zhǔn);或許,你認(rèn)為DPDK是Intel...
在ZedBoard上實現(xiàn)POWERLINK主從方案
真正的開源技術(shù),基于Zynq-7000的軟件與硬件靈活性,適用于工業(yè)控制和工業(yè)實時以太網(wǎng)的POWERLINK主從方案
XILINX FPGA IP之DDS Compiler_ip例化仿真
之前的文章對dds ip 的結(jié)構(gòu)、精度、參數(shù)、接口進(jìn)行了詳細(xì)的說明,本文通過例化仿真對該IP的實際使用進(jìn)行演示。本文例化固定模式和可配置模式兩種模式分別...
Xilinx高級副總裁Victor Peng帶您了解 UltraScale 架構(gòu)
該視頻將由賽靈思高級副總裁Victor Peng向您介紹業(yè)界首款A(yù)SIC級20nm All Programmable架構(gòu)——UltraScale背后的發(fā)展策略。
表1-1列出了7系列FPGA封裝中的管腳定義。注意:表1-12有單獨列出的專用通用用戶I/O,也有標(biāo)記IO_LXXY_ZZZ#或者I/O_XX_ZZZ_...
本文分析了針對FPGA的電源要求,提供了關(guān)于如何將其放在PCB上和放在什么位置的指導(dǎo),并通過一個設(shè)計示例讓讀者熟悉設(shè)計步驟,設(shè)計當(dāng)中FPGA所在的系統(tǒng)由...
超越--賽靈思7系列28nm FPGA產(chǎn)品發(fā)布會
超越--賽靈思7系列28nm FPGA產(chǎn)品發(fā)布會
基于Vivado/SDK 2018.3的XIP參考設(shè)計
有些應(yīng)用中,單板沒有DDR,OCM又不夠存儲所有數(shù)據(jù)和指令。這種情況下,Xilinx提供了參考設(shè)計Zynq-7000 AP SoC Boot - Boo...
自適應(yīng)計算功放的逆模型。這部分是由MicroBlaze處理器完成。屬于DPD軟件部分。
在Vivado Design Suite中,Vivado綜合能夠合成多種類型的屬性。在大多數(shù)情況下,這些屬性具有相同的語法和相同的行為。
JESD204B協(xié)議是目前高速AD,DA通用的協(xié)議。對于基帶使用FPGA用戶來說,Xilinx品牌的FPGA使用更為常見。Xilinx提供了JESD20...
基于Xilinx Kintex開源的FPGA設(shè)計方案
DFC設(shè)計公司是一家傳統(tǒng)的電子設(shè)計服務(wù)公司,其產(chǎn)品主要涉及基于FPGA和DSP技術(shù)的高端電子硬件及PCB設(shè)計、專用電子產(chǎn)品設(shè)計、機(jī)器視覺設(shè)計以及下面將會...
2018-07-05 標(biāo)簽:fpga設(shè)計xilinx 4.8k 0
Vivado環(huán)境下如何在IP Integrator中正確使用HLS IP
介紹如何設(shè)計HLS IP,并且在IP Integrator中使用它來作一個設(shè)計——這里生成兩個HLS blocks的IP,并且在一個FFT(Xilinx...
對于AMD Xilinx而言,Vivado 2019.1之前(包括),HLS工具叫Vivado HLS,之后為了統(tǒng)一將HLS集成到Vitis里了,集成之...
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