實(shí)現(xiàn)3nm以下微縮的關(guān)鍵技術(shù)之一涉及在芯片背面提供功率。這種新穎的方法增強(qiáng)了信號(hào)完整性并減少了路由擁塞，但它也帶來了一些新的挑戰(zhàn)，目前還沒有簡單的解決方案。 背面供電 (BPD) 消除了在晶圓正面的信號(hào)線和電源線之間共享互連資源的需要。相反，顧名思義，電源被轉(zhuǎn)移到晶圓背面，因此只有信號(hào)由正面互連傳輸。英特爾、三星和臺(tái)積電都宣布了在2nm節(jié)點(diǎn)附近以某種形式實(shí)施 BPD 的計(jì)劃。 除了消除RC瓶頸外，BPD還可以節(jié)省成本。英特爾高級(jí)副總裁兼邏輯技術(shù)開發(fā)聯(lián)席總經(jīng)理Sanjay Natarajan表示：“背面供電消除了對(duì)較低層前端互連的供電軌道的需求?！叭缓螅⑻貭柨梢赃x擇在不跳過晶體管密度縮放的情況下，在互連縮放方面不那么激進(jìn)。這允許不太復(fù)雜且最終更便宜的下層金屬圖案化。”

它還允許優(yōu)化制造這些不同的金屬層——作為更寬的 Vdd 和 Vss 線，以及更細(xì)的線來傳輸信號(hào)。盡管如此，背面電源網(wǎng)絡(luò)帶來了巨大的晶圓加工挑戰(zhàn)——特別是因?yàn)檫@種變化可能發(fā)生在設(shè)備制造商從 finFET 轉(zhuǎn)向納米片晶體管的同一節(jié)點(diǎn)上。 例如，英特爾將在其20A (2nm) 節(jié)點(diǎn)引入RibbonFET和PowerVia?！皣@PowerVia的第一個(gè)關(guān)鍵挑戰(zhàn)涉及在下一代RibbonFET晶體管周圍的狹小空間內(nèi)圖案化電接觸特征，同時(shí)不影響其性能。第二個(gè)是減薄背面硅，以可重復(fù)和可控的方式提供盡可能直接和低電阻的連接，”Natarajan說。 由于BPD方法非常新，業(yè)界正在權(quán)衡不同架構(gòu)的利弊。

圖 2：BPD方案提供了與晶圓加工復(fù)雜性水平增加相關(guān)的不同縮放優(yōu)勢。資料來源：應(yīng)用材料

BPD方案一下

理想的供電網(wǎng)絡(luò)在任何活動(dòng)期間向 IC 上的有源電路提供恒定、穩(wěn)定的電源電壓?！瓣P(guān)鍵參數(shù)是PDN在所有互連路徑中的直流電阻，從IC的電源引腳到電路中的晶體管。”?

圖2顯示了背面供電網(wǎng)絡(luò)的三種實(shí)現(xiàn)方式。“在第一種方法中，邏輯單元保留電源軌，背面配電網(wǎng)絡(luò)通過納米TSV連接到電源軌，”應(yīng)用材料公司董事總經(jīng)理Mehul Naik說。“在第二種方法中，邏輯單元中沒有電源軌。相反，電源通孔直接將電源從背面網(wǎng)絡(luò)傳輸?shù)诫姵鼗蚓w管觸點(diǎn)。這種方法更復(fù)雜，但它提高了功率效率并增加了單元面積縮放。在第三種方法中，來自背面網(wǎng)絡(luò)的電源直接連接到每個(gè)晶體管的源極和漏極?！?Imec是最早開發(fā)背面供電方法的公司之一，它使用所謂的埋入式電源軌 (BPR)?！叭绻覀冏霰趁婀╇娋W(wǎng)絡(luò)，還有埋入式電源軌，從源極/漏極區(qū)域有一個(gè)通孔，從M0到那個(gè)BPR。所以我們有TSV穿過硅并落在掩埋的電源軌上，但是掩埋的電源軌甚至在晶體管制造之前就已經(jīng)制作好了。它位于柵極形成之前和源極/漏極外延完成之前的納米片鰭片之間，”高級(jí)研究員、研發(fā)副總裁兼imec 3D系統(tǒng)集成項(xiàng)目總監(jiān)Eric Beyne解釋道。“這就是銅永遠(yuǎn)不會(huì)用于此的原因之一。它必須經(jīng)過所有的前端處理，所以它必須是兼容的——比如鎢或鉬。 將這些構(gòu)建到制造流程本身就是一個(gè)挑戰(zhàn)?！斑@些電源軌是在您定義鰭片或片材的過程中制造的，這些鰭片之間的空間最大，因?yàn)橐坏┠练e了環(huán)柵和金屬，鰭片更厚，兩個(gè)相鄰鰭片之間的間距非常窄，”Beyne說?！八阅惚仨氂酶〉奶卣鞒叽缰谱鞣浅Ｉ畹耐??！?他指出，到背面電源軌的短過孔可以位于 BPR 沿線的狹小空間內(nèi)，從而提供良好的性能優(yōu)勢。 BPR平行于鰭片方向，部分埋在淺溝槽隔離層中，部分埋在硅襯底中。這與在M0或M1中具有電源軌的傳統(tǒng)電網(wǎng)不同，它可以降低標(biāo)準(zhǔn)單元高度。 Natarajan說：“英特爾的 PowerVia 在背面供電網(wǎng)絡(luò)和傳統(tǒng)源觸點(diǎn)之間提供了更直接、單一功能的連接，我們相信與imec方法相比，它可以實(shí)現(xiàn)更低的電阻。”

圖 3：供電網(wǎng)絡(luò)設(shè)計(jì)余量允許10%的IR壓降。更高的級(jí)別可能會(huì)威脅到設(shè)備性能。資料來源：應(yīng)用材料

圖 4：通過移動(dòng)電源軌，標(biāo)準(zhǔn)單元面積可以擴(kuò)大20%到30%。資料來源：應(yīng)用材料

為什么是背面供電，為什么是現(xiàn)在？

對(duì)向晶體管輸送電力的方式進(jìn)行這種重大改變的原因與電壓 (IR) 損失有關(guān)，即電子必須穿過15層或更多層的互連線和通孔才能向數(shù)十億人輸送電力和數(shù)據(jù)現(xiàn)代SoC中的晶體管數(shù)量。[2] 電源效率可以達(dá)到90% 的規(guī)格限制，或者芯片穩(wěn)壓器與其晶體管之間的10%電壓 (IR) 損耗（見圖3）。

在背面供電中，電源軌被移出邏輯單元，從而提高了邏輯密度，Applied Materials估計(jì)這相當(dāng)于兩代光刻縮放（見圖4）。由于功率直接從晶體管下方輸送，因此IR壓降大大降低。 Arm和imec進(jìn)行的模擬和制造研究確定，如果納米TSV之間的距離小于2μm，則背面功率傳輸?shù)男士梢允钦婀β蕚鬏斁W(wǎng)絡(luò)的7倍。 但是必須實(shí)現(xiàn)一些工藝和材料的變化才能使BPD在生產(chǎn)工廠中成為現(xiàn)實(shí)?！盀榱烁玫乩脜^(qū)域和提高性能，背面供電 (BPD) 網(wǎng)絡(luò)是一個(gè)有吸引力的選擇。TEL企業(yè)創(chuàng)新部設(shè)備技術(shù)副總裁Tomonari Yamamoto表示：“為了實(shí)現(xiàn)它，不僅在薄膜、蝕刻、光刻和濕法，而且在晶圓鍵合和減薄技術(shù)方面都需要持續(xù)的工藝和工具改進(jìn)?！笔聦?shí)上，許多較低電阻的金屬正在被評(píng)估為替代銅的潛在候選者，隨著BEOL互連CD深入到15nm以下，這將是必要的。

圖 5：背面功率傳輸網(wǎng)絡(luò)流程需要在具有350nm硅外延帽的50nm SiGe層上將晶圓極度減薄到<500nm。埋入式釕電源軌的電阻比鎢軌低40%。晶圓鍵合之后是減薄、CMP、干法和濕法蝕刻，然后是TSV和M1形成。資料來源：imec

埋入式電源軌和BPD

imec工藝流程（見圖 5）從SiGe的外延生長開始，然后是硅覆蓋層。高Ge濃度 (25%) 可提高薄膜上CMP停止的選擇性。然后在STI中蝕刻長掩埋的電源軌并延伸到硅中。Imec 比較了鎢和釕CVD薄膜，后者的電阻降低了40%。然后使用SiCN-SiCN電介質(zhì)鍵合將晶圓永久鍵合到載體晶圓。然后晶圓進(jìn)行背面研磨和CMP，然后進(jìn)行干法和濕法蝕刻。通過化學(xué)蝕刻去除SiGe。

晶圓鍵合過程必須小心執(zhí)行，以盡量減少干擾后續(xù)圖案化步驟的變形?！爱?dāng)你進(jìn)行鍵合時(shí)，鍵合后圖案很可能會(huì)變形，而背面圖案必須糾正這些變形，”Beyne說。“它可能并不多，但即使在1ppm的縮放比例下，溫度甚至不超過1°C，你也會(huì)膨脹硅，最終可能會(huì)在晶圓邊緣出現(xiàn)150nm的未對(duì)準(zhǔn)?！?接下來，納米TSV工藝從氧化物沉積 (LPCVD) 開始，然后是自對(duì)準(zhǔn)DUV圖案化。使用先進(jìn)的光刻校正方法，將x和y方向上的100nm重疊減少到10nm。博世蝕刻工具創(chuàng)建高AR nanoTSV，落在BPR氧化物和STI 上。接下來，將PECVD氧化物沉積在納米TSV內(nèi)部，然后對(duì)BPR進(jìn)行濺射蝕刻，以實(shí)現(xiàn)納米TSV和BPR之間的良好接觸。TiN ALD之后是W CVD和W CMP。然后銅鑲嵌形成背面金屬（見圖6）。

圖 6：無源測試結(jié)構(gòu)的TEM橫截面顯示帶有90nm 納米TSV的背面銅箔落在掩埋的電源軌上。資料來源：imec Beyne說其他困難的挑戰(zhàn)包括背面圖案化和精確排列電源軌和標(biāo)準(zhǔn)電池尺寸。盡管采用EUV光刻技術(shù)的最先進(jìn)疊加公差約為3nm，但在晶圓背面存在與晶圓鍵合相關(guān)的失真問題，疊加公差范圍約為20nm。 “當(dāng)然，在互連處理、創(chuàng)建高縱橫比尺寸、沉積薄襯墊和無空隙阻擋層等方面，你會(huì)遇到所有常見的挑戰(zhàn)，”他說。 重要的是，如果像今天所有晶圓廠一樣首先處理晶體管，那么在2nm節(jié)點(diǎn)上就不一定要采用新的互連金屬。事實(shí)上，Intel的PowerVia似乎正好允許這樣做?！拔覀冊O(shè)計(jì)的PowerVia工藝與傳統(tǒng)的前端接觸金屬（包括鎢）和先進(jìn)的金屬工藝兼容，以發(fā)揮PowerVia的最佳性能，”Natarajan說。 Naik將背面供電網(wǎng)絡(luò)描述為設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 (DTCO) 的一種形式，其中設(shè)計(jì)和工藝創(chuàng)新可帶來系統(tǒng)級(jí)優(yōu)勢。他強(qiáng)調(diào)了在構(gòu)建背面nanoTSV時(shí)存在的熱限制。 “我們需要設(shè)計(jì)晶體管源極的背面觸點(diǎn)，使其具有盡可能低的電阻，”Naik說?！斑@通常需要高溫外延和退火工藝。然而，由于背面觸點(diǎn)是在正面晶體管和互連件就位的情況下制造的，因此它們會(huì)因這些高溫而退化。為了解決這個(gè)問題，Applied正在開發(fā)一種低溫解決方案，該解決方案將高真空中的多達(dá)七個(gè)步驟組合在一起，包括用于預(yù)清潔、選擇性硅化物沉積、ALD或PVD襯里沉積以及新金屬填充的腔室。共同優(yōu)化的CMP步驟留下完美均勻的背面接觸層，我們可以在其上構(gòu)建銅背面配電網(wǎng)絡(luò)?！?提供充分隔離晶體管與電源網(wǎng)絡(luò)的沉積薄膜以及接近晶體管有源區(qū)域的蝕刻步驟將需要精確的工程設(shè)計(jì)。Lam Research計(jì)算產(chǎn)品副總裁David Fried表示：“在蝕刻中，無論采用哪種工藝流程，您都需要高各向異性、無缺陷和無損傷的結(jié)果?！?“在沉積中，一切都與您要沉積的材料參數(shù)有關(guān)。您需要低缺陷率、高產(chǎn)量以及設(shè)計(jì)這些材料的能力。” 一旦公司確實(shí)過渡到背面供電網(wǎng)絡(luò)，重要的是該方法也可以擴(kuò)展到下一個(gè)工藝節(jié)點(diǎn)?！拔覀兊臉?biāo)準(zhǔn)單元間距是105nm，如果你將nanoTSV連接到每個(gè)其他埋入式電源軌，則每210nm就有一個(gè)連接——所以200nm線和200nm間距。這與標(biāo)準(zhǔn)單元分離，因此如果你縮小到80納米，它仍然可以工作，而且你不必在背面進(jìn)行EUV光刻，在這種情況下，”Beyne說。 ?

最小化RC延遲的后續(xù)步驟

自22nm器件世代以來，隨著晶體管不斷縮小，BEOL RC延遲已占總器件延遲的更大部分。對(duì)于銅鑲嵌方法，無孔銅填充變得越來越具有挑戰(zhàn)性，并且需要超薄潤濕和封蓋CVD工藝改進(jìn)。

“對(duì)于銅，我們可以降低到200納米左右，但你需要一個(gè)用于電鍍的銅種子層。對(duì)于納米TSV，使用ALD和CVD材料，鎢和其他金屬在高深寬比結(jié)構(gòu)中的縮放效果更好，但您仍然需要TiN阻擋金屬，例如用于鎢。在某些時(shí)候，你擁有比塊狀金屬更多的勢壘，比如30納米尺寸，”Beyne說?！般f對(duì)于這些TSV應(yīng)用中的一些非常有吸引力，因?yàn)樗茿LD并且它直接沉積在表面上。我想說鎢是當(dāng)今最常見的材料。改進(jìn)的選擇包括釕和鉬，但它們?nèi)蕴幱谘芯侩A段?！?/p>

TEL的山本也有類似的看法?！搬懯且粋€(gè)候選材料，因?yàn)樗鼘?duì)散射不太敏感，不需要厚的阻擋金屬，但只需要一個(gè)厚度小于1納米的粘附層?！?他補(bǔ)充說，鑲嵌工藝傾向于提供2的縱橫比，而減法蝕刻方案可實(shí)現(xiàn)更高的縱橫比，這將降低電阻，同時(shí)可以控制電容的增加，例如，通過用氣隙替換低k薄膜。

結(jié)論

優(yōu)化背面網(wǎng)絡(luò)的互連性能與正面網(wǎng)絡(luò)的互連性能有些相似——確保背面金屬的低電阻和長期可靠性。然而，Natarajan指出，通過將背面金屬堆疊上的電源布線與正面金屬堆疊上的信號(hào)布線分開，工程師可以自由地獨(dú)立優(yōu)化電阻與電容。公司也可能會(huì)根據(jù)性能需求做出不同的架構(gòu)選擇，例如雙鑲嵌工藝與減材工藝（金屬沉積和蝕刻）。 領(lǐng)先的設(shè)備制造商將在2nm設(shè)計(jì)中采用背面供電，確保更清潔的供電并打破RC瓶頸。沉積、蝕刻、CMP、鍵合、晶圓減薄和DTCO的綜合進(jìn)步將影響這個(gè)拐點(diǎn)。

編輯：黃飛

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