相反，可以對64個乘法器的輸出進(jìn)行去歸一化，成為公共指數(shù)，最大是64位指數(shù)?？梢允褂枚c(diǎn)加法器電路對這些64路輸出求和，在加法樹的最后進(jìn)行最 終的歸一化。如圖3所示，這一本地模塊浮點(diǎn)處理過程省掉了每一加法器所需要的臨時歸一化和去歸一化。即使是IEEE754浮點(diǎn)，最大指數(shù)基本決定了最終的 指數(shù)，因此，這種改變只是在計算早期進(jìn)行指數(shù)調(diào)整。

但是，進(jìn)行信號處理時，在計算最后盡可能以高精度來截斷結(jié)果才能獲得最佳結(jié)果。這種方法進(jìn)位額外的尾數(shù)，補(bǔ)償了單精度浮點(diǎn)處理所需要的早期去歸一化次優(yōu)方法，一般從27位到36位。采用浮點(diǎn)乘法器進(jìn)行尾數(shù)擴(kuò)展，因此，在每一步不需要對乘積進(jìn)行歸一化。

注意，這一方法每個時鐘周期也會產(chǎn)生一個結(jié)果。GPU體系結(jié)構(gòu)可以并行產(chǎn)生所有浮點(diǎn)乘法，但是不能高效的并行進(jìn)行加法。之所以這樣是因?yàn)椴煌膬?nèi)核必須通過本地存儲器傳輸數(shù)據(jù)，彼此實(shí)現(xiàn)通信，因此，不能靈活的連接FPGA體系結(jié)構(gòu)。

這一方法產(chǎn)生的結(jié)果要比傳統(tǒng)IEEE754浮點(diǎn)結(jié)果精確得多，如表3的測量結(jié)果所示。BDTI的基準(zhǔn)測試獲得了相似的結(jié)果。

　　表3：FPGA相對于IEEE754浮點(diǎn)更精確的結(jié)果。

使用Cholesky分解算法，實(shí)現(xiàn)大規(guī)模矩陣求逆，獲得了表3的結(jié)果。以三種不同的方法實(shí)現(xiàn)了相同的算法——在Matlab/Simulink中， 使用了IEEE754單精度浮點(diǎn)，在RTL單精度浮點(diǎn)處理中，使用融合數(shù)據(jù)通路方法，在Matlab中也使用了雙精度浮點(diǎn)。雙精度實(shí)現(xiàn)要比單精度實(shí)現(xiàn)精度 高十億倍(109)。

表3對比了Matlab單精度；RTL單精度和Matlab雙精度存在誤差，確認(rèn)了融合數(shù)據(jù)通路方法的完整性。采用了這一方法來獲得輸出矩陣中所有復(fù)數(shù)元素的歸一化誤差以及矩陣元素的最大誤差。使用Frobenius范數(shù)計算了總誤差和范數(shù)：

請注意，由于范數(shù)包括了所有元素的誤差，因此，它要比每一誤差大很多。

而且，DSP Builder高級模塊庫和OpenCL工具流程都針對下一代FPGA體系結(jié)構(gòu)，支持并優(yōu)化目前的設(shè)計。由于體系結(jié)構(gòu)創(chuàng)新和工藝技術(shù)創(chuàng)新，性能可以達(dá)到100峰值GFLOPs/W。

總結(jié)

高性能計算應(yīng)用現(xiàn)在有新的處理平臺選擇。對于特殊類型的浮點(diǎn)算法，F(xiàn)PGA能夠提供低延時和較高的GFLOP/s。在幾乎所有應(yīng)用中，F(xiàn)PGA都能夠?qū)崿F(xiàn)優(yōu)異的每瓦GFLOP/s。隨著下一代高性能計算優(yōu)化FPGA的推出，這種優(yōu)勢會更明顯。

Altera的OpenCL編譯器為GPU編程人員提供了幾乎無縫的方法來評估這一新處理體系結(jié)構(gòu)的指標(biāo)。Altera OpenCL符合1.2規(guī)范，提供全面的數(shù)據(jù)庫支持。它解決了傳統(tǒng)FPGA遇到的時序收斂、DDR存儲器管理以及PCIe主處理器接口等難題。

對于非GPU開發(fā)人員，Altera提供DSP Builder高級模塊庫工具流程，支持開發(fā)人員開發(fā)高Fmax定點(diǎn)或者浮點(diǎn)DSP設(shè)計，同時保持了基于Mathworks的仿真和開發(fā)環(huán)境的優(yōu)點(diǎn)。要求 高效能工作流程的FPGA開發(fā)人員多年以來一直使用這一產(chǎn)品，與經(jīng)驗(yàn)豐富的FPGA開發(fā)人員相比，所實(shí)現(xiàn)的Fmax性能相同。