隨著數(shù)字技術(shù)的不斷發(fā)展和計(jì)算機(jī)在信號(hào)處理、控制等領(lǐng)域中的廣泛應(yīng)用，過去由模擬電路實(shí)現(xiàn)的工作，今天越來越多地由數(shù)字電路或計(jì)算機(jī)來處理。作為模擬與數(shù)字之間的橋梁，模擬數(shù)字轉(zhuǎn)換器（ADC）的重要性越來越突出，由此也推動(dòng)了ADC測(cè)試技術(shù)的發(fā)展。本文首先介紹了ADC的測(cè)試，包括靜態(tài)參數(shù)和動(dòng)態(tài)參數(shù)測(cè)試，然后結(jié)合自動(dòng)測(cè)試系統(tǒng)測(cè)試實(shí)例，詳細(xì)介紹了 ADC芯片參數(shù)的測(cè)試過程。

　測(cè)試原理

　　1. 1　靜態(tài)參數(shù)的測(cè)試原理

　　ADC的靜態(tài)參數(shù)是指在低速或者直流流入ADC芯片測(cè)得的各種性能參數(shù)。靜態(tài)參數(shù)測(cè)試方法有逐點(diǎn)測(cè)試法等，其主要測(cè)試過程如圖1所示。

　?。?）零點(diǎn)誤差的測(cè)量

　　零點(diǎn)誤差又稱輸入失調(diào)，是實(shí)際模數(shù)轉(zhuǎn)換曲線中數(shù)字0的代碼中點(diǎn)與理想模數(shù)轉(zhuǎn)換曲線中數(shù)字0的代碼中點(diǎn)的最大誤差，記為EZ。其測(cè)試方法如下：輸入電壓逐漸增大，當(dāng)圖1中的數(shù)字顯示裝置從00..00變?yōu)?0..01，記下此時(shí)輸入電壓Vin1 ， 然后逐漸減小輸入電壓， 使數(shù)字顯示裝置由00..01變?yōu)?0..00，記下輸入電壓Vin2 ：

　　式中： N 為A /D的位數(shù); VFSR 為A /D輸入電壓的滿量程值，LSB為ADC的最低有效位。

　　（2） 增益誤差EG 測(cè)量

　　增益誤差是指轉(zhuǎn)換特性曲線的實(shí)際斜率與理想斜率之間的偏差。測(cè)試方法如下：把零點(diǎn)誤差調(diào)整為0，輸入電壓從滿量程開始變化，使數(shù)字輸出由11..11 變11..10，記為Vin1。反方向逐漸變化Vin ， 使輸出端由11..10變?yōu)?1..11，記下輸入電壓Vin2 。則：

　　（3） 線性誤差的測(cè)量

　　線性誤差指實(shí)際轉(zhuǎn)換曲線與理想特性曲線間的最大偏差。實(shí)際測(cè)量是測(cè)試第j碼的代碼中心值，將其與理想第j碼的中心值比較， 測(cè)試方法如下： ①調(diào)節(jié)輸入電壓，使數(shù)字輸出端由第j碼變?yōu)榈趈 - 1碼，記為Vin1 ; ②調(diào)節(jié)輸入電壓，使數(shù)字輸出端由第j - 1碼變?yōu)榈趈碼，記為Vin2 ; ③調(diào)節(jié)輸入電壓，使數(shù)字輸出端由第j碼變?yōu)榈趈 +1碼，記為Vin3 ; ④調(diào)節(jié)輸入電壓， 使數(shù)字輸出端由第j + 1碼變?yōu)榈趈碼，記為Vin4 ; ⑤求出第j碼的偏差ΔVj 為：

　　式中： Vj為理想狀態(tài)時(shí)ADC第j碼的標(biāo)稱量化值; ⑥重復(fù)以上步驟，測(cè)得所有數(shù)碼的偏差，取其絕對(duì)值Δ︱Vj ︱的最大值即為線性誤差。

　　（4）微分線性誤差的測(cè)量

　　微分線性誤差是實(shí)際轉(zhuǎn)換特性曲線的碼寬與理想碼寬之間的最大偏差。實(shí)際上，對(duì)線性誤差的測(cè)量和微分線性誤差的測(cè)量是同時(shí)進(jìn)行的，找出被測(cè)點(diǎn)N 對(duì)應(yīng)的模擬電壓實(shí)測(cè)值，再找出對(duì)應(yīng)于N + 1的模擬電壓實(shí)測(cè)值，兩者之差即為實(shí)際轉(zhuǎn)換曲線在該點(diǎn)的碼寬。從第j個(gè)數(shù)字值變?yōu)榈趈 + 1碼的數(shù)字值，實(shí)際對(duì)應(yīng)的模擬Vin1 輸入值之差，這個(gè)差值與理想的步長(zhǎng)1 LSB的差，然后取其最大值，就是微分線性誤差。即測(cè)得第j碼的實(shí)際碼寬Δj：

　　將Δj與1 LSB相比，取其偏差的絕對(duì)值最大就是所要測(cè)的微分線性誤差。

　　1. 2　動(dòng)態(tài)參數(shù)的測(cè)試原理

　　ADC的動(dòng)態(tài)性能包括很多，如信噪比（ SNR） 、信號(hào)與噪聲失真之比（ SINAD） 、總諧波失真（ THD） 、無雜散動(dòng)態(tài)范圍（ SFDR） 、雙音互調(diào)失真（ TTIMD）等。動(dòng)態(tài)參數(shù)的測(cè)試方法有動(dòng)態(tài)信號(hào)疊加測(cè)試法、譜分析FFT法和直方圖法等。

　　（1）動(dòng)態(tài)信號(hào)疊加測(cè)試法［ 526 ］

　　它的基本思想是在被測(cè)A /D 轉(zhuǎn)換器模擬輸入的參考電壓上疊加一個(gè)小的交流信號(hào)，使A /D轉(zhuǎn)換器輸出的數(shù)字量短時(shí)間內(nèi)在指定碼周圍以一定頻率來回變化，從而測(cè)試出相應(yīng)的躍變點(diǎn)和代碼中心值，并可確定出零點(diǎn)誤差、增益誤差、相對(duì)精度和微分線性誤差。這種方法簡(jiǎn)單易行，但是受到分辨率和速度的限制。

　?。?）譜分析FFT法

　　將滿量程正弦信號(hào)送到被檢的ADC中，轉(zhuǎn)換后的結(jié)果存放在存儲(chǔ)器中，然后對(duì)輸出數(shù)據(jù)實(shí)施FFT運(yùn)算，從而計(jì)算出SNR、THD等參數(shù)。輸入由2個(gè)不同頻率的正弦波組成，實(shí)施FFT運(yùn)算后可以計(jì)算出IMD。在測(cè)試高精度ADC時(shí)，要求FFT的長(zhǎng)度足夠， 測(cè)試頻率的選擇是FFT法應(yīng)用的一個(gè)關(guān)鍵問題。另外， FFT法要求采樣頻率不能是信號(hào)頻率的整數(shù)倍。FFT法是ADC動(dòng)態(tài)測(cè)試中很常用的方法，其優(yōu)點(diǎn)是直觀、簡(jiǎn)便，幾乎所有ADC的失真都可在其輸出頻譜上表現(xiàn)出來。但是這種方法不能避免頻譜泄露和ADC以外的誤差源對(duì)測(cè)試帶來的影響。

　?。?）碼密度直方圖法

　　這種方法是將一個(gè)正弦波送到被測(cè)A /D轉(zhuǎn)換器中，由計(jì)算機(jī)記錄下A /D轉(zhuǎn)換器采樣點(diǎn)的數(shù)量，然后計(jì)算機(jī)通過軟件進(jìn)行運(yùn)算和處理，繪出直方圖，從而定量地表示出微分線性誤差、失碼和增益誤差等參數(shù)。

　　測(cè)試系統(tǒng)組成

　　下面將介紹如何在BC3192V50 測(cè)試系統(tǒng)上實(shí)施ADC的測(cè)試。該系統(tǒng)是由北京自動(dòng)測(cè)試技術(shù)研究所開發(fā)研制的VXI總線型數(shù)模混合集成電路測(cè)試系統(tǒng)，系統(tǒng)最大測(cè)試速率為50 MHz，提供16 bit分辨率、100 KHz轉(zhuǎn)換/采樣率，可由數(shù)字系統(tǒng)同步觸發(fā)的波形產(chǎn)生器、波形分析器及高速DSP處理器，具有較強(qiáng)的模擬信號(hào)測(cè)試及混合信號(hào)測(cè)試。

　　2. 1　測(cè)試系統(tǒng)硬件結(jié)構(gòu)

　?。?）第1層：稱為“母機(jī)”，提供測(cè)試各類IC所需要的最基本、最通用的硬件資源。它包括： ①電源; ②精密測(cè)量單元（ PMU）及可程控繼電器矩陣; ③精密電壓表;④數(shù)字電路部分。

　　（2）第2層：適配器層，它是在母機(jī)大平臺(tái)的基礎(chǔ)上為某類器件的測(cè)試提供的匹配層，為某類IC的測(cè)試提供的專用測(cè)試電路。

　　（3）第3層：個(gè)性卡層，是為測(cè)試某類之中的具體的某個(gè)IC而設(shè)計(jì)的小板。其中適配器是針對(duì)具體芯片而開發(fā)的測(cè)試電路，是開發(fā)各種芯片測(cè)試的關(guān)鍵。

　2. 2　測(cè)試系統(tǒng)的軟件

　　包括各儀器模塊的驅(qū)動(dòng)程序、軟面板、調(diào)試程序、用戶測(cè)試程序開發(fā)環(huán)境和測(cè)試程序庫(kù)等。

　　測(cè)試系統(tǒng)環(huán)境配置

　3. 1　單調(diào)漏碼掃描測(cè)試

　　2. 1節(jié)已經(jīng)講了靜態(tài)參數(shù)的測(cè)試原理，很容易就能在本測(cè)試系統(tǒng)實(shí)現(xiàn)。下面以快速單調(diào)漏碼掃描測(cè)試為例，介紹測(cè)試適配器的配置?？焖俾┐a掃描電路如圖2 所示。在圖的左側(cè)，積分電路用以產(chǎn)生單調(diào)直線上升或下降的電壓，電壓的上升或下降幅度大于被測(cè)DUT的模擬輸入電壓范圍;圖右側(cè)是由DUT輸出的數(shù)字量和計(jì)算器構(gòu)成的數(shù)字比較電路。在掃描之前，計(jì)算機(jī)通過數(shù)據(jù)總線將計(jì)數(shù)器預(yù)置成DUT的模擬輸入電壓的最低值時(shí)，所對(duì)應(yīng)的數(shù)字量，此處設(shè)為數(shù)字0。此時(shí)開關(guān)S1斷開， S2閉合，使DUT的模擬輸入值從0開始。積分電路的輸入電壓是由DAC產(chǎn)生的，它由程序設(shè)定以便控制積分電路的電壓上升速率，使之和被測(cè)器件的轉(zhuǎn)換時(shí)間相匹配。其電壓上升速率一般為：積分電路的輸出電壓增加時(shí)，被測(cè)器件ADC的輸出從數(shù)值D →D + 1 所需要的時(shí)間， 約等于10 倍的被測(cè)器件ADC的轉(zhuǎn)換時(shí)間。當(dāng)掃描開始后，開關(guān)S1 閉合， S2 斷開，使積分電路呈線性掃描狀態(tài)。被測(cè)器件被周期地觸發(fā)，使之對(duì)輸入的信號(hào)進(jìn)行A /D轉(zhuǎn)換。其輸出與計(jì)數(shù)器相比較，若相等，則由數(shù)字比較電路產(chǎn)生一個(gè)脈沖，使計(jì)數(shù)器自動(dòng)“加1”。而在掃描過程中，計(jì)算機(jī)通過數(shù)據(jù)總線不斷地讀取計(jì)數(shù)器的數(shù)值，并做出判斷：若在規(guī)定的時(shí)間內(nèi)，計(jì)數(shù)器應(yīng)“加1”，而未“加1”，則判定DUT在此處有漏碼。其漏碼的位置只要讀出計(jì)數(shù)器的當(dāng)前值就可以了，若在規(guī)定時(shí)間內(nèi)，計(jì)數(shù)器被正常地“加1”，且計(jì)數(shù)器的計(jì)數(shù)值達(dá)到被測(cè)器件DUT輸出的最大值，則DUT無漏碼。

　　3. 2　測(cè)試動(dòng)態(tài)參數(shù)的碼密度直方圖法和譜分析FFT法測(cè)試環(huán)境配置

　　基于測(cè)試主機(jī)提供了強(qiáng)大的DSP數(shù)字信號(hào)處理能力，這個(gè)機(jī)臺(tái)還可以使用碼密度直方圖法和譜分析FFT法測(cè)試動(dòng)態(tài)參數(shù)。其測(cè)試原理如圖3 所示，主機(jī)高精度信號(hào)源產(chǎn)生一個(gè)正弦波或三角波，輸入被測(cè)ADC，在FFT法測(cè)試中，ADC輸出數(shù)碼被接收器接收后，地址產(chǎn)生器順序產(chǎn)生地址，把鎖存器鎖存的數(shù)據(jù)寫入存儲(chǔ)器，然后傳送到主機(jī)，用分析軟件分析，并給出測(cè)試結(jié)果。在直方圖

　　測(cè)試時(shí)，接收器接收的數(shù)據(jù)作為地址從存儲(chǔ)器中取出數(shù)據(jù)，加法器加1后寫回同一存儲(chǔ)器中，再完成數(shù)據(jù)與主機(jī)I/O總線的接口，控制邏輯完成整個(gè)操作的控制功能，在主機(jī)測(cè)試軟件完成數(shù)據(jù)的分析，給出測(cè)試結(jié)果。

　　實(shí)測(cè)結(jié)果

　　應(yīng)用BC3192V50測(cè)試系統(tǒng)對(duì)ADC進(jìn)行了實(shí)際測(cè)試，圖4為對(duì)一12位的逐次逼近型ADC直方圖的測(cè)試結(jié)果，其中圖4 （a）為積分非線性的結(jié)果，圖4 （b）為微分非線性的結(jié)果。積分非線性和微分非線性的測(cè)試結(jié)果都控制在0. 5 LSB之下。

　結(jié)　　論

　　本文結(jié)合ADC的靜態(tài)和動(dòng)態(tài)測(cè)試原理，給出了基于測(cè)試系統(tǒng)的ADC靜態(tài)參數(shù)和動(dòng)態(tài)參數(shù)測(cè)試的一般過程，并對(duì)此過程測(cè)試環(huán)境進(jìn)行了較為詳細(xì)的分析。從而用國(guó)產(chǎn)的自動(dòng)測(cè)試系統(tǒng)實(shí)現(xiàn)了ADC的低成本、高可靠性的計(jì)算機(jī)輔助測(cè)試。