ADC靜態(tài)測(cè)試的方法已研究多年，國(guó)際上已有標(biāo)準(zhǔn)的測(cè)試方法，但靜態(tài)測(cè)試不能反映ADC的動(dòng)態(tài)特性，因此有必要研究動(dòng)態(tài)測(cè)試方法?動(dòng)態(tài)特性包括很多，如信噪比（SNR）?信號(hào)與噪聲+失真之比（SINAD）?總諧波失真（THD）?無(wú)雜散動(dòng)態(tài)范圍（SFDR）?雙音互調(diào)失真（TTIMD）等?本文討論了利用數(shù)字方法對(duì)ADC的信噪比進(jìn)行測(cè)試，計(jì)算出有效位數(shù)，并通過(guò)測(cè)試證明了提高采樣頻率能改善SNR，相當(dāng)于提高了ADC的有效位數(shù)?在本系統(tǒng)中使用了AD9224，它是12bit?40MSPS?單5V供電的流水線型低功耗ADC?

　　1.SOC 測(cè)試的復(fù)雜性

　　隨著設(shè)計(jì)與制造技術(shù)的發(fā)展，集成電路設(shè)計(jì)從晶體管的集成發(fā)展到邏輯門(mén)的 集成，現(xiàn)在又發(fā)展到IP 的集成。近年來(lái)已發(fā)展到系統(tǒng)級(jí)芯片階段，SOC 設(shè)計(jì)技 術(shù)成為設(shè)計(jì)的熱點(diǎn)之一。SOC 的設(shè)計(jì)模式不同于以往大規(guī)模集成電路的垂直設(shè)計(jì) 模式。它的設(shè)計(jì)模式是水平的，也就是SOC 集成商選擇不同廠商提供的IP 核來(lái) 構(gòu)建芯片系統(tǒng)。這種水平設(shè)計(jì)模式一方面縮短了SOC 設(shè)計(jì)周期，另一方面卻使 SOC 測(cè)試面臨巨大挑戰(zhàn)。IP 核的多樣性帶來(lái)測(cè)試的復(fù)雜性，就IP 核的設(shè)計(jì)形式 而言，有軟核、固核、硬核三種；就電路類(lèi)型而言，有數(shù)字邏輯核、存儲(chǔ)器核、 模擬/混合核；就功能而言，有處理器核、DSP 核、多媒體核等；就電路可測(cè)試 性設(shè)計(jì)方法而言，有內(nèi)建自測(cè)試（Built-in-Self-Test，BIST），掃描測(cè)試、邊 界掃描測(cè)試、測(cè)試點(diǎn)插入等；就時(shí)鐘而言，有處理器核和DSP 核等需要高頻時(shí)鐘 的IP 核，也有外設(shè)控制器等只需要低頻時(shí)鐘的IP 核。SOC 的測(cè)試必須考慮對(duì)多 樣性的支持。測(cè)試資源是有限的，外部測(cè)試設(shè)備所能提供的測(cè)試通道數(shù)，ATE （Automatic Test Equipment）的測(cè)試通道深度和測(cè)試時(shí)間以及模擬測(cè)試部件都 是“稀缺資源”。因而SOC 的測(cè)試必須考慮所有與此有關(guān)的細(xì)節(jié)。

　　2.基于IP 核的SOC 中ADC 的測(cè)試技術(shù)

　　2.1 模擬/混合電路的IP 核測(cè)試

　　模擬/混合電路核的測(cè)試技術(shù)還很不成熟，在數(shù)字邏輯電路中廣泛應(yīng)用的測(cè) 試向量自動(dòng)生成技術(shù)（Automatic Test Pattern Generation， ATPG）不能簡(jiǎn)單 移植應(yīng)用于模擬電路。這是因?yàn)椋旱谝唬M電路波形的時(shí)間和取值都是連續(xù)的， 電路功能依賴(lài)于電路拓?fù)浣Y(jié)構(gòu)和元件的參數(shù)值，電路參數(shù)動(dòng)態(tài)范圍大，難以建立 故障模型；第二，模擬信號(hào)是連續(xù)量，無(wú)論是從原始輸入傳遞測(cè)試激勵(lì)，還是從 被測(cè)電路傳出測(cè)試響應(yīng)，在傳輸過(guò)程中，這些值都有可能被改變；第三，同樣由 于模擬信號(hào)的連續(xù)性，測(cè)量誤差容易導(dǎo)致誤判。為了提高電路的可測(cè)性，為了提 高電路的可測(cè)性，常采用三種技術(shù)：第一，功能結(jié)構(gòu)重組，此方法是利用電路的 功能結(jié)構(gòu)經(jīng)過(guò)重組而與正常工作模式不同，利用輸出信號(hào)判別電路是否發(fā)生錯(cuò) 誤。典型的方法為晶振測(cè)試，即產(chǎn)生某種頻率的振蕩信號(hào)，故障電路會(huì)改變此振 蕩信號(hào)的頻率，通過(guò)監(jiān)測(cè)信號(hào)頻率的變化，觀測(cè)到錯(cuò)誤。第二，插入測(cè)試點(diǎn)，例 如在電路中增加電流傳感器，有錯(cuò)誤的電路會(huì)改變電流大小，從而觀測(cè)到錯(cuò)誤。 第三，進(jìn)行數(shù)模/模數(shù)轉(zhuǎn)換，即在芯片設(shè)計(jì)中加入模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器，把 待測(cè)電路的模擬輸出信號(hào)變成數(shù)字信號(hào)，把待測(cè)電路的數(shù)字輸入信號(hào)變成模擬信 號(hào)，從而實(shí)現(xiàn)激勵(lì)和響應(yīng)的傳播。

　　2.2 ADC 的測(cè)試方法

　　2.2.1 測(cè)試適配器設(shè)計(jì)技術(shù)

　　測(cè)試適配器是芯片與測(cè)試機(jī)連接的關(guān)鍵，在設(shè)計(jì)中特別注意布局布線的方 法，盡可能的減小噪聲的引入：ADC 界于模擬電路和數(shù)字電路之間，且通常被劃 歸為模擬電路，為減小數(shù)字電路的干擾，在芯片內(nèi)部都將模擬電路和數(shù)字電路分 開(kāi)布局；進(jìn)行測(cè)試時(shí)為減小信號(hào)線上的分布電阻、電容和電感，盡量縮短導(dǎo)線長(zhǎng) 度和增大導(dǎo)線之間的距離；為減小電源線和地線的阻抗，盡量增大電源線和地線 的寬度，或采用電源平面、地平面。同樣的，模擬電路的接地層，也要和數(shù)字電 路的接地層分開(kāi)，并考慮阻抗匹配，如果是差分輸入，要考慮差分對(duì)的布線方法， 這樣測(cè)試出ADC 的動(dòng)態(tài)參數(shù)和靜態(tài)參數(shù)才比較理想。

　　2.2.2 測(cè)試實(shí)例

　　2.2.2.1 器件特性

　　本文測(cè)試芯片為一款帶有一個(gè)10bit 高速AD 轉(zhuǎn)換器模塊的SOC 芯片，其中 ADC 模塊的特征描述如下：

　　1） 電源4 組，模擬電源1，2（3.3V，1.8V）。

　　2） 具有一對(duì)差分輸入，共模電壓為1.5V，Vp-p 為1V。

　　3） 數(shù)字時(shí)鐘頻率50MHZ，采樣頻率25MHZ，輸入波頻率2MHZ～36MHZ。

　　此ADC 的測(cè)試，選用Agilent 的SOC 93000 測(cè)試系統(tǒng)。由于芯片有一對(duì)差分 輸入，共模電壓為1.5 V，Vp－p 為1V， 這意味著模擬輸入電壓范圍是1～2V。 這樣模擬輸入精度就是：

　　為了能測(cè)試這樣精度的芯片，我們需要輸入更高精度的模擬電壓。此次測(cè) 試時(shí)輸入的模擬電壓精度為：

　　在測(cè)試中為了產(chǎn)生如此高精度的模擬電壓信號(hào)（電壓精度為200μV 左右）， 使用了roadband High Speed AWG （500MHZ Sample/s 12-bit）測(cè)試硬件。AWG 的具體性能指標(biāo)見(jiàn)表1。