信號(hào)完整性問題已成為當(dāng)今高速PCB設(shè)計(jì)的一大挑戰(zhàn)，傳統(tǒng)的設(shè)計(jì)方法無法實(shí)現(xiàn)較高的一次設(shè)計(jì)成功率，急需基于EDA軟件進(jìn)行SI仿真輔助設(shè)計(jì)的方法以解決此問題。在此主要研究了常見反射、串?dāng)_、時(shí)序等信號(hào)完整性問題的基礎(chǔ)理論及解決方法，并基于IBIS模型，采用Ca-dence_Allegro軟件的Specctraquest和Sigxp組件工具對(duì)設(shè)計(jì)的高速14位ADC／DAC應(yīng)用系統(tǒng)實(shí)例進(jìn)行了SI仿真與分析，驗(yàn)證了常見SI問題解決方法的正確性。

關(guān)鍵詞：高速PCB設(shè)計(jì)；信號(hào)完整性；反射；串?dāng)_；時(shí)序；SI分析及仿真

0 引言

隨著半導(dǎo)體工藝的迅猛發(fā)展以及人們對(duì)信息高速化、寬帶化的需求，高速PCB設(shè)計(jì)已經(jīng)成為電子產(chǎn)品研制的一個(gè)重要環(huán)節(jié)，信號(hào)完整性（Signal Integrity，SI）問題（包括反射、串?dāng)_、定時(shí)等）也逐漸發(fā)展成為高速PCB設(shè)計(jì)中難以避免的難題，若不能較好地解決信號(hào)完整性設(shè)計(jì)問題，將有可能造成高速PCB設(shè)計(jì)的致命錯(cuò)誤，浪費(fèi)財(cái)力物力，延長開發(fā)周期，降低生產(chǎn)效率。

當(dāng)今較主流的高速PCB設(shè)計(jì)基于SI仿真，在設(shè)計(jì)過程中融入SI分析與仿真指導(dǎo)設(shè)計(jì)優(yōu)化，能較好地解決SI問題，產(chǎn)品首次成功率較傳統(tǒng)設(shè)計(jì)方法顯著提高。目前主流的高速PCB設(shè)計(jì)EDA工具如Mentor公司的PADS，Cadence公司的Allegro SPB系列都支持SI仿真，且功能強(qiáng)大，為基于SI的高速PCB設(shè)計(jì)提供了有利條件。對(duì)于高速PCB設(shè)計(jì)者來說，熟悉SI問題的基礎(chǔ)理論知識(shí)，熟練掌握SI分析及仿真方法，靈活設(shè)計(jì)信號(hào)完整性問題的解決方案具有非常重要的意義。

本文主要研究了常見反射、串?dāng)_、時(shí)序等信號(hào)完整性問題的基礎(chǔ)理論及解決方法，并基于IBIS模型，采用Cadence_Allegro軟件的Specc-traquest和Sigxp組件工具對(duì)設(shè)計(jì)的高速14位ADC／DAC應(yīng)用系統(tǒng)實(shí)例進(jìn)行了SI仿真與分析，驗(yàn)證了常見SI問題解決方法的正確性。

1 常見信號(hào)完整性問題及解決方法

1．1 常見信號(hào)完整性問題

信號(hào)完整性（Signal Integrity）是指信號(hào)未受到損傷的一種狀態(tài)，它表示信號(hào)質(zhì)量和信號(hào)傳輸后仍保持正確的功能特性。從廣義上講，是指高速產(chǎn)品中由互連引起的所有問題，通過時(shí)序、噪聲、電磁干擾（ENI）3種形式影響高速信號(hào)的質(zhì)量，常見的SI問題包括反射、串?dāng)_、延遲、振鈴、地彈、開關(guān)噪聲、電源反彈、衰減等，解決信號(hào)完整性問題的關(guān)鍵在于對(duì)互連線阻抗的認(rèn)識(shí)，很多SI問題都與互連阻抗有關(guān)，下文將從互連線阻抗的角度描述反射、串?dāng)_、定時(shí)問題。

1．2 反射

反射問題反映的是由單個(gè)網(wǎng)絡(luò)的信號(hào)質(zhì)量，與單個(gè)網(wǎng)絡(luò)的信號(hào)路徑及信號(hào)返回路徑的物理特性有關(guān)。信號(hào)沿單個(gè)網(wǎng)絡(luò)傳播時(shí)，感受到互連線的瞬態(tài)阻抗變化。若信號(hào)感受到的互連阻抗保持不變，則保持不失真；若信號(hào)感受到互連的阻抗發(fā)生變化，信號(hào)在變化處產(chǎn)生反射，則產(chǎn)生失真。引致互連阻抗發(fā)生變化的主要因素有線寬變化、層轉(zhuǎn)換、返回平面間隙、接插件、分支線、T型線或樁線、網(wǎng)絡(luò)末端。

信號(hào)反射、過沖、振鈴現(xiàn)象都是由阻抗突變引起的。反射的信號(hào)量由瞬態(tài)阻抗的變化量決定，將單個(gè)網(wǎng)絡(luò)由突變點(diǎn)劃分為入射前區(qū)域1、入射后區(qū)域2，兩區(qū)域瞬態(tài)阻抗分別為Z1，Z2，則反射信號(hào)與入射信號(hào)幅度之比為：

式中：Vrefelect為反射電壓；Vincindent為入射電壓；ρ為反射系數(shù)。由式（1）可見，若要減小反射，則需減小ρ。具體的方法為：使用可控阻抗互連線；傳輸線末端終端匹配；采用對(duì)多分支結(jié)構(gòu)不敏感的布線拓?fù)浣Y(jié)構(gòu)；最小化傳輸線幾何不連續(xù)。對(duì)于點(diǎn)對(duì)點(diǎn)拓?fù)?，常采用端接（即控制傳輸線一端或兩端的阻抗）的方法減小反射。主要端接方法示意如圖1所示。

如圖1所示，源端端接主要采用串行端接，遠(yuǎn)（負(fù)載）端主要采用并行端接、戴維南端接、RC端接。由于并行端接的電流消耗大，戴維南端接的直流功耗大，RC端接的開關(guān)速度低等缺點(diǎn)，最為廣泛使用的是源端串聯(lián)電阻端接的方式，實(shí)際設(shè)計(jì)中需根據(jù)情況選擇使用。

本文引用地址：http://www.eepw.com.cn/article/178953.htm

1．3 串?dāng)_

串?dāng)_發(fā)生在兩個(gè)相鄰的網(wǎng)絡(luò)之間，若一個(gè)網(wǎng)絡(luò)發(fā)生動(dòng)態(tài)變化，將會(huì)通過場的作用將噪聲耦合到與其相鄰的靜態(tài)網(wǎng)絡(luò)上，從而影響其信號(hào)質(zhì)量。信號(hào)傳播時(shí)的信號(hào)路徑與返回路徑存在邊緣場，會(huì)產(chǎn)生容性耦合與感性耦合，稱為互容和互感。當(dāng)一個(gè)網(wǎng)絡(luò)發(fā)生動(dòng)態(tài)變化時(shí)，通過邊緣場的作用，容性、感性耦合電流對(duì)相鄰網(wǎng)絡(luò)造成影響。開關(guān)噪聲、地彈都是由串?dāng)_引起的。串?dāng)_分為近端串?dāng)_（NEXT）與遠(yuǎn)端串?dāng)_（FEXT），近端接近源端而遠(yuǎn)端遠(yuǎn)離源端。NEXT與FEXT幅值分別如式（2），式（3）：

式中：Vb靜態(tài)線后向噪聲電壓；Va1為動(dòng)態(tài)線上信號(hào)電壓；kb為后向串?dāng)_系數(shù)；Vf為靜態(tài)線遠(yuǎn)端電壓；Va2為信號(hào)線電壓；k1為遠(yuǎn)端耦合系數(shù)；為兩條線耦合區(qū)的長度；RT為上升時(shí)間；CmL，CL，LmL，LL分別為單位長度互容、電容、互感、電感。由式（2），式（3）可知，減小NEXT的主要方法是減小CmL，LmL，通過加大網(wǎng)絡(luò)間的距離可以做到這一點(diǎn)。減小FEXT的主要方法是增加RT，減小L，加大網(wǎng)絡(luò)間的距離。減小串?dāng)_會(huì)增加系統(tǒng)成本，需要折中才能在保證信號(hào)完整性的基礎(chǔ)上實(shí)現(xiàn)成本最節(jié)省化。

1．4 定時(shí)

集成電路只能按規(guī)定的時(shí)序接收數(shù)據(jù)，過長的信號(hào)延遲可能導(dǎo)致時(shí)序違背和功能混亂。當(dāng)系統(tǒng)時(shí)鐘很高時(shí)，信號(hào)在器件間的傳輸時(shí)間以及同步準(zhǔn)備時(shí)間都縮短了，驅(qū)動(dòng)過載、走線過長都會(huì)引起延時(shí)。高速電路要求在很短的時(shí)間內(nèi)滿足各種門延時(shí)，包括建立時(shí)間、保持時(shí)間、線延時(shí)等，而且在高速PCB中，傳輸線上的分布電容、分布電感都會(huì)對(duì)信號(hào)的數(shù)字切換產(chǎn)生延時(shí)，影響數(shù)字電路的建立和保持時(shí)間，延時(shí)過長可能會(huì)導(dǎo)致集成電路無法正確判斷數(shù)據(jù)。常見的時(shí)序系統(tǒng)分為普通時(shí)序系統(tǒng)和源同步時(shí)序系統(tǒng)2類，本文主要介紹普通時(shí)序系統(tǒng)的時(shí)序問題。所謂普通時(shí)序系統(tǒng)（公共時(shí)鐘時(shí)序系統(tǒng)）就是指驅(qū)動(dòng)端和接收端的同步時(shí)鐘信號(hào)都是由一個(gè)系統(tǒng)時(shí)鐘發(fā)生器提供的，其主要限制條件如式（4），

式（5）：

式中：Ts，t，Th，t分別為建立時(shí)間與保持時(shí)間；Ts，m與Th.m分別為建立時(shí)間裕量與保持時(shí)間裕量；Tc為時(shí)鐘周期；Tp，s為2根CLOCK走線之間的時(shí)鐘偏移；Tc.s為時(shí)鐘驅(qū)動(dòng)器（PLL）的2個(gè)時(shí)鐘輸出之間的偏移；Tj為前后兩個(gè)時(shí)鐘周期之間的誤差；Tc，d為驅(qū)動(dòng)器內(nèi)部的延時(shí)；Tf，d為驅(qū)動(dòng)器到接收端之間的數(shù)據(jù)線飛行時(shí)間。對(duì)于任何普通時(shí)鐘控制系統(tǒng)，如果能保證正常工作，就必須使建立時(shí)間裕量和保持時(shí)間裕量都至少大于零，即Ts，m》T0，Th，m》0。

2 基于Cadence_Allegro的仿真結(jié)果及分析

2．1 高速14位ADC／DAC應(yīng)用系統(tǒng)簡介

如圖2所示，該應(yīng)用系統(tǒng)可做ADC／DAC芯片驗(yàn)證，基于Cyclone2系列的FPGA，可實(shí)現(xiàn)DDC，DDS功能。實(shí)際應(yīng)用中待測ADC選用Linear公司14位105 MS／s的芯片LTC2284，DAC芯片采用AD公司14位、210 MSPS的芯片AD9783，系統(tǒng)PCB設(shè)計(jì)如圖2所示。

2．2 對(duì)AD時(shí)鐘信號(hào)的反射仿真與分析

仿真主要基于IBIS模型，它是用于描述I／O緩沖信息特性的模型，它可以將一個(gè)輸出輸入端口的行為描述分解為一系列的簡單的功能模塊，由這些簡單的功能模塊就可以建立起完整的IBIS模型。本應(yīng)用系統(tǒng)時(shí)鐘是由FPGA軟件倍頻后經(jīng)由時(shí)鐘緩沖器件分配到ADC，DAC網(wǎng)絡(luò)的。提取的由FPGA鎖相環(huán)到時(shí)鐘緩沖芯片的拓?fù)浣Y(jié)構(gòu)如圖3所示。

對(duì)其SI仿真如圖4所示。

由圖4可知，由于合理的布局布線，高頻差分時(shí)鐘信號(hào)經(jīng)過傳輸線時(shí)信號(hào)發(fā)生的變化極小，保持了較好的質(zhì)量。

2．3 對(duì)AD數(shù)據(jù)信號(hào)的仿真分析

對(duì)ADC通道A第0位的SI仿真如圖5所示。

如圖6所示，采用端接電阻后數(shù)據(jù)波形質(zhì)量明顯提升，端接能有效解決阻抗不匹配所引起的反射問題。

3 結(jié)語

Cadence_Allegro軟件中的Specctraquest和Sigxp組件工具，為高速PCB的設(shè)計(jì)與仿真提供了強(qiáng)有力的支撐，包括仿真模型驗(yàn)證、拓?fù)浞治?、布線前與布線后仿真、約束條件的設(shè)置、PCB布局布線等硬件環(huán)節(jié)，通過仿真結(jié)果可促使設(shè)計(jì)者較好地把握信號(hào)完整性問題，優(yōu)化設(shè)計(jì)，提高高速PCB設(shè)計(jì)的一次成功率，較好地應(yīng)對(duì)高速設(shè)計(jì)所面臨的挑戰(zhàn)。