摘 要：隨著半導(dǎo)體工藝的發(fā)展，在電子系統(tǒng)高功耗、高密度、高速、大電流和低電壓的發(fā)展趨勢(shì)下，高速 PCB設(shè)計(jì)領(lǐng)域 中的電源完整性 問題變得 日趨嚴(yán)重。本文研究 了高速 PCB設(shè)計(jì)中出現(xiàn)的電源完整性問題 ，并對(duì)其進(jìn)行 了仿真分析。

引言

隨著電子技術(shù)的飛速發(fā)展，電子產(chǎn)品正朝著微型化、輕便化、多功能化、高集成化和高可靠性方向發(fā)展，而半導(dǎo)體器件的封裝也正朝著多引腳、細(xì)間距和表面貼裝的方向發(fā)展。相應(yīng)地，作為各種元器件的支撐和互連的 PCB 則正朝著小型、高速、高密度和輕量化的方向不斷攀升，其設(shè)計(jì)的復(fù)雜程度帶來(lái)的各種挑戰(zhàn)不斷增加，廠商面臨的產(chǎn)品面世時(shí)間的壓力也越來(lái)越大。在信號(hào)完整性分析研究的同時(shí)，如何提供穩(wěn)定可靠的電源也已成為重點(diǎn)研究方向之一。 尤其當(dāng)開關(guān)器件數(shù)目不斷增加，電源電壓不斷降低的時(shí)候，電源電壓和地電位的波動(dòng)會(huì)給高速系統(tǒng)帶來(lái)致命的影響。隨著高速系統(tǒng)設(shè)計(jì)對(duì)仿真精度要求的提高，簡(jiǎn)單的假設(shè)電源電壓和地電位絕對(duì)處于穩(wěn)定狀態(tài)，已越來(lái)越不能被接受。于是電源完整性的分析研究應(yīng)運(yùn)而生。

高速 PCB 的信號(hào)完整性技術(shù)經(jīng)過幾十年的發(fā)展，其理論、分析方法和實(shí)踐都已比較成熟。但電源完整性是一項(xiàng)新的技術(shù)，目前它是高速PCB 設(shè)計(jì)最大的挑戰(zhàn)之一。

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電源完整性概念

電源完整性這一概念是以信號(hào)完整性為基礎(chǔ)的，兩者的出現(xiàn)都源自電路開關(guān)速度的提高。當(dāng)高速信號(hào)的翻轉(zhuǎn)時(shí)間和系統(tǒng)的時(shí)鐘周期可以相比時(shí)，具有分布參數(shù)的信號(hào)傳輸線、電源和地就與低速系統(tǒng)中的情況完全不同了。與信號(hào)完整性是指信號(hào)在傳輸線上的質(zhì)量相對(duì)應(yīng)，電源完整性是指高速 電路系統(tǒng)中電源和地的質(zhì)量。它在對(duì)高速電路進(jìn)行仿真時(shí)，往往會(huì)因信號(hào)參考層的不完整造成信號(hào)回流路徑變化多端，從而引起信號(hào)質(zhì)量變差和產(chǎn)品的EM I性能變差，并直接影響信號(hào)完整性。

電源完整性問題是指在高速系統(tǒng)中，電源分配網(wǎng)絡(luò)在不同頻率時(shí)，存在不同輸入阻抗，導(dǎo)致 PCB電源 ／地平面上出現(xiàn)由△I噪聲電流、瞬態(tài)負(fù)載電流引起 的△I 噪聲 電壓 ，造成供電不連續(xù)，產(chǎn)生 電磁騷擾發(fā)射，嚴(yán)重影響高速系統(tǒng)的正常工作。

當(dāng)前，電源完整性 問題主要通過兩個(gè)途徑解決，即優(yōu)化 PCB 的疊層設(shè)計(jì)及布局布線和安裝去耦 電容。在高速系統(tǒng)工作速率低于400M H z，在恰當(dāng)位置安裝合適的去耦電容，有助于減小電源完整性問題；當(dāng)系統(tǒng)速率更高時(shí)，去耦電容作用減小。這時(shí)，只有通過優(yōu)化 PCB 層間距設(shè)計(jì)及布局布線，降低電源電壓，以及適當(dāng)匹配、降低反射等辦法解決電源完整|』 生問題。完全解決電源完整性問題，難度比解決信號(hào)完整性問題更大，對(duì)工程師的技能要求更高。

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電源完整性仿真分析

2.1采用等效輸入輸出電阻仿真

在實(shí)際的電路設(shè)計(jì) 中，可能因?yàn)殡娐诽珡?fù)雜，可以使用這種方法，比較簡(jiǎn)便地估計(jì)芯片的 SSN 噪聲，速度快，節(jié)省資源，但是精度不夠。

由于驅(qū)動(dòng)的低輸出阻抗和接受端高的輸入阻抗，可以用 2f／和 200f／的電阻近似等效驅(qū)動(dòng)端和接受端的阻抗，板子電源電壓為 3．3V ，兩個(gè)干擾線加 同相信號(hào)，如 圖一所示 。

圖一 仿真原理圖

圖二 干擾線上的輸入輸出信號(hào)

(a)電源電壓波動(dòng) (b)被干擾線上電壓波動(dòng)

圖三 電源和被干擾線上的信號(hào)

圖二是干擾線兩端的信號(hào)波形，圖三為電源和被干擾線兩端的電壓波形。從其中可以看 出，靜態(tài)線即被干擾線上不是保持零電平，它受板子電源 ／地電壓差值和附近其它干擾線的影響，電壓產(chǎn)生波動(dòng)。電源上的波動(dòng)小于 140m V ，被干擾線上 的電壓波動(dòng)小于 3m V 。

2.2 采用 IBIS 模型仿真

在實(shí)際的設(shè)計(jì)當(dāng)中，一些廠家會(huì)給出IBIS 模型。應(yīng)用這些模型，可以很準(zhǔn)確地仿真芯片管腳的電壓值，仿真出來(lái)的結(jié)果也更接近真實(shí)值，我們可以很方便地應(yīng)用這些IB IS 來(lái)協(xié)助我們的設(shè)計(jì)。

帶有IBIS模型的電路仿真原理圖如圖四所示。仿真采用Nexxim仿真器，用Designer導(dǎo)入ibs文件，這里的輸出和輸入ibs模型選用GTL-OUT和GTL-IN模型。這個(gè)IBIS模型規(guī)定邏“0”電平大約為0.3V，邏輯‘1’電平大約為1.5V，輸出必須接一偏置電壓，即通過一個(gè)25歐的電阻鏈接到1.5V的電壓源，輸入激勵(lì)如圖五所示。

圖四仿真原理圖

圖五 輸入理想信號(hào)和輸出管腳信號(hào)

圖五為兩芯片管腳電壓，圖六為靜態(tài)線上電壓波形和電源電壓的噪聲仿真結(jié)果。從圖六(右)可以看出，電源噪聲小于 100m V 。依照以上的方法，可以對(duì)板上各個(gè)芯片進(jìn)行仿真，確定他們的SSN，從而進(jìn)一步確認(rèn)他們的工作狀態(tài)。

圖六 被干擾線上的信號(hào)電壓和電源線上的電壓

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結(jié)束語(yǔ)

高速電路的 PCB 板級(jí)設(shè)計(jì)是十分具有挑戰(zhàn)性的。為了保證電路的正確工作，需要精心設(shè)計(jì)電路的PDS，包括在電路板上添加數(shù)以百計(jì)的退耦電容，并且根據(jù)需要選擇合適的電容值及其位置。采用仿真的方法替代反復(fù)試驗(yàn)的設(shè)計(jì)方法來(lái)優(yōu)化電路板的電源完整性設(shè)計(jì)，可以有效縮短設(shè)計(jì)周期并且節(jié)約設(shè)計(jì)成本。