在進(jìn)入關(guān)于編碼器和解碼器的現(xiàn)實(shí)之前，讓我們對(duì)復(fù)用進(jìn)行簡(jiǎn)要的思考。通常我們會(huì)在需要將一些輸入信號(hào)一次一個(gè)地加載到一個(gè)單獨(dú)負(fù)載的應(yīng)用程序中。選擇輸入信號(hào)中的一個(gè)輸入信號(hào)的過(guò)程稱(chēng)為多路復(fù)用。這種操作的逆轉(zhuǎn)，即從一個(gè)公共信號(hào)源滋養(yǎng)少量負(fù)載的方式稱(chēng)為解復(fù)用。類(lèi)似地，在數(shù)字領(lǐng)域中，為了信息傳輸?shù)暮?jiǎn)單性，信息被定期地加擾或者在代碼內(nèi)設(shè)置，并且之后，傳輸該安全代碼。在收集器處，編碼信息被解碼或從代碼中累積，并被處理為同樣被顯示或給予負(fù)載。

編碼器和解碼器完成了信息加密和解密信息的分配。那么我們現(xiàn)在怎么理解真正的編碼器和解碼器。

什么是解碼器？

解碼器是一個(gè)多輸入多輸出邏輯電路，它將代碼i / ps變?yōu)榫幋a的o / ps，其中輸入和輸出都不相似，例如n-2n，以及二進(jìn)制編碼的十進(jìn)制解碼器。解碼在數(shù)據(jù)復(fù)用，存儲(chǔ)器地址解碼和7段顯示等應(yīng)用中至關(guān)重要。解碼器電路最好的例子是一個(gè)與門(mén)，因?yàn)楫?dāng)所有的輸入都是“高電平”時(shí)，這個(gè)門(mén)的輸出是“高電平”，這就是所謂的“高電平有效輸出”。作為與門(mén)的替代，與非門(mén)被連接，只有當(dāng)其所有輸入都為“高”時(shí)，輸出將為“低”（0）。這樣的o / p被稱(chēng)為“低電平有效輸出”。

一個(gè)稍微困難的解碼器將是n到2n型二進(jìn)制解碼器。這些類(lèi)型的解碼器是組合電路，可將二進(jìn)制信息從n編碼輸入修改為大部分2n獨(dú)占輸出。如果隨后比特編碼的數(shù)據(jù)具有空閑比特組合，解碼器可能具有少于2n個(gè)輸出。其他示例包括2至4，3 至8行解碼器或4至16解碼器。

并行二進(jìn)制數(shù)字是解碼器的輸入，用于注意輸入處出現(xiàn)的特定二進(jìn)制數(shù)。輸出顯示在解碼器輸入處存在或不存在精確數(shù)字。

2至4線解碼器電路的設(shè)計(jì)

與多路復(fù)用器電路類(lèi)似，解碼器不限于特定地址線，因此可以具有多于兩個(gè)輸出（具有兩個(gè)，三個(gè)或四個(gè)地址線）。解碼器電路可以解碼2，3或4位二進(jìn)制數(shù)，或者可以解碼多達(dá)4，8或16個(gè)時(shí)分復(fù)用信號(hào)。

作為一個(gè)解碼器，該電路采用一個(gè)n位二進(jìn)制數(shù)并在其中一條輸出線上產(chǎn)生一個(gè)輸出。因此通常通過(guò)尋址i / p線的數(shù)量和數(shù)據(jù)o / p線的數(shù)量來(lái)描述。典型的解碼器IC可能包括兩個(gè)2-4線路電路，一個(gè)3-8線路電路或一個(gè)4-16線路解碼器電路。對(duì)該電路的二進(jìn)制字符的一個(gè)排除是4-10行解碼器，其被提議將二進(jìn)制編碼的十進(jìn)制（BCD）輸入改變?yōu)?-9范圍的輸出。

如果您將此電路用作解碼器，則可能需要在o / ps處插入數(shù)據(jù)鎖存器，以便在傳輸其他信號(hào)時(shí)保持每個(gè)信號(hào)。但是，當(dāng)你使用這個(gè)電路作為解碼器時(shí)，這與你并不相關(guān)，那么你只需要一個(gè)有效的o / p來(lái)等于輸入碼。

2至4行解碼器真值表

在這種類(lèi)型的解碼器中，解碼器具有兩個(gè)輸入，即A0，A1以及由D0，D1，D2和D3表示的四個(gè)輸出。正如您在以下真值表中看到的 - 對(duì)于每個(gè)輸入組合，打開(kāi)一個(gè)o / p線。

在上面的例子中，你可以觀察到每個(gè)解碼器的o / p確實(shí)是一個(gè)最小項(xiàng)，由一個(gè)確定的輸入組合產(chǎn)生，即：

D0 = A1 A0，（minterm m0）對(duì)應(yīng)輸入端00 D1 = A1 A0，（minterm m1）對(duì)應(yīng)于輸入端01 D2 = A1 A0，（minterm m2）對(duì)應(yīng)輸入端10 D3 = A1 A0，（minterm m3 ）它對(duì)應(yīng)于輸入11如圖所示，該電路采用與門(mén)實(shí)現(xiàn)。在這個(gè)電路中，D0的邏輯方程是A1 / A0，依此類(lèi)推。因此，解碼器的每個(gè)輸出將被生成為輸入組合。
責(zé)任編輯人：CC