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Cadence Virtuoso Design Platform 助力 IC 設(shè)計自動遷移到臺積電的最新工藝技術(shù)

新的生成式設(shè)計技術(shù)可將設(shè)計遷移時間縮短 2.5 倍

相應(yīng)的 PDK 支持節(jié)點(diǎn)到節(jié)點(diǎn)設(shè)計和版圖的輕松遷移

楷登電子(美國 Cadence 公司，NASDAQ：CDNS)近日宣布推出基于 Cadence Virtuoso Design Platform 的節(jié)點(diǎn)到節(jié)點(diǎn)設(shè)計遷移流程，能兼容所有的臺積電先進(jìn)節(jié)點(diǎn)，包括最新的 N3E 和 N2 工藝技術(shù)。這一新的生成式設(shè)計遷移流程由 Cadence 和臺積電共同開發(fā)，旨在實(shí)現(xiàn)定制和模擬 IC 設(shè)計在臺積電工藝技術(shù)之間的自動遷移。與人工遷移相比，已使用該流程的客戶成功地將遷移時間縮短了 2.5 倍。

Virtuoso Design Platform 可自動將原理圖單元、參數(shù)、引腳和連線從一個臺積電工藝節(jié)點(diǎn)遷移到另一個工藝節(jié)點(diǎn)。之后，Virtuoso ADE Product Suite 的仿真和電路優(yōu)化環(huán)境對新原理圖進(jìn)行調(diào)整和優(yōu)化，確保設(shè)計達(dá)到所有要求的規(guī)格和測量結(jié)果。

得益于采用模板的 Virtuoso Layout Suite 生成式設(shè)計技術(shù)、Virtuoso Design Platform 的臺積電模擬映射和布線技術(shù)，Cadence 和臺積電的客戶可以自動識別和提取現(xiàn)有版圖中的器件組，并將其應(yīng)用于新版圖中的相似組。

“隨著應(yīng)用需求的增長，許多客戶希望將傳統(tǒng)的集成電路設(shè)計遷移到我們更先進(jìn)的節(jié)點(diǎn)，例如 N3E 和 N2，以充分利用臺積電最新技術(shù)的更高性能和更低功耗，”臺積電設(shè)計基礎(chǔ)設(shè)施管理部負(fù)責(zé)人 Dan Kochpatcharin表示，“我們與 Cadence 持續(xù)合作，對 PDK 和方法進(jìn)行改進(jìn)，簡化和加快了設(shè)計遷移過程，最終縮短上市時間?！?/p>

“通過與臺積電的最新合作，雙方的共同客戶可以受益于我們的先進(jìn)技術(shù)，使定制/模擬設(shè)計遷移變得更簡單、更省時，”Cadence 公司高級副總裁兼定制 IC、IC 封裝、PCB 和系統(tǒng)分析事業(yè)部總經(jīng)理 Tom Beckley說道，“Virtuoso Design Platform 的節(jié)點(diǎn)到節(jié)點(diǎn)生成式設(shè)計遷移技術(shù)可以將復(fù)雜的集成電路設(shè)計在節(jié)點(diǎn)之間的遷移用時縮短數(shù)周，這在競爭激烈的芯片設(shè)計市場中至關(guān)重要?！?/p>

Cadence Virtuoso Design Platform 支持 Cadence 智能系統(tǒng)設(shè)計(Intelligent System Design)戰(zhàn)略，助力實(shí)現(xiàn)系統(tǒng)級芯片(SoC)的卓越設(shè)計。

審核編輯：湯梓紅