IP核（Intellectual Property core）是一段具有特定電路功能的硬件描述語言程序，常常被用于數(shù)字電路中。該程序與集成電路的工藝無關，可以移植到不同的半導體工藝中去生產(chǎn)集成電路芯片，從而幫助開發(fā)人員減少工作量，并縮短產(chǎn)品上市時間。

虹科非網(wǎng)管以太網(wǎng)交換機IP核（UES）是一個即用型的解決方案，它實現(xiàn)了一個無阻塞交叉矩陣，該矩陣允許所有端口之間進行線速通信。交換機在轉發(fā)每個幀之前先對其進行緩存和驗證，而等待時間已被最小化到納秒級。此外，UES支持IEEE 1588 V2透明時鐘功能。該功能可糾正引入交換機產(chǎn)生的錯誤的PTP幀，從而使IEEE 1588同步設備之間的互連保持最高水平的準確性。

關鍵特性

虹科非網(wǎng)管以太網(wǎng)交換機IP核 UES /

高性能

實現(xiàn)端口之間的全交叉矩陣以實現(xiàn)最大吞吐量

快速

虹科專有的MAC地址匹配機制，大大縮短了延遲時間

高效

經(jīng)過優(yōu)化，僅需很少的邏輯資源即可在低成本FPGA器件上實現(xiàn)

靈活

完全可擴展且可配置，以獲得最佳的功能-尺寸平衡。參數(shù)設計員可使用：

端口數(shù)量：可配置的3至16個以太網(wǎng)端口

緩沖區(qū)隊列長度

IEEE透明時鐘功能

自動

MAC地址學習和老化（默認情況下，存儲容量為2048個MAC地址）。

非網(wǎng)管以太網(wǎng)交換機IP核框圖

用于 Xilinx Vivado 工具的非網(wǎng)管以太網(wǎng)交換機 IP 內核

輕松集成到您的FPGA設計中

虹科非網(wǎng)管以太網(wǎng)交換機IP核是實現(xiàn)基于以太網(wǎng)的工業(yè)網(wǎng)絡的完美解決方案。它為以太網(wǎng) PHY 設備提供 MII/GMII/RGMII 本地接口，并且可以與 Xilinx IP 結合以支持 RMII 或 SGMII 以及其他接口。它還支持將 AXI4-Stream 接口連接到其他不具有基于 MAC 接口的 IP 核。

虹科UES IP核可在以下 Xilinx FPGA 系列上得到支持：

6 系列（Spartan、Virtex）

7 系列（Zynq、Spartan、Artix、Kintex、Virtex）

超大規(guī)模（Kintex、Virtex）

Ultrascale+（Zynq MPSoC、Kintex、Virtex）

通過利用新的Xilinx Vivado工具，可以將UES 輕松集成到您的FPGA設計中，該工具允許在圖形用戶界面中使用IP核并以簡便的方式配置IP參數(shù)。