近幾年，芯片產(chǎn)業(yè)越來越火熱，一些行業(yè)內(nèi)的術(shù)語大家也聽得比較多了。那么工藝節(jié)點、制程是什么，"7nm" 、"5nm"又是指什么？

1.摩爾定律

1965年，英特爾公司（Intel）的創(chuàng)始人之一的戈登·摩爾應(yīng)邀為《電子學(xué)》雜志35周年?？瘜懥艘黄^察評論報告，題目是：“讓集成電路填滿更多的元件”。在摩爾開始繪制數(shù)據(jù)時，發(fā)現(xiàn)了一個驚人的趨勢：每個新芯片大體上包含其前任兩倍的容量，每個芯片的產(chǎn)生都是在前一個芯片產(chǎn)生后的18-24個月內(nèi)。如果這個趨勢繼續(xù)，計算能力相對于時間周期將呈指數(shù)式的上升。

即著名的摩爾定律，歸納起來主要有3種版本：

1、集成電路芯片上所集成的電路的數(shù)目，每隔18個月就翻一番

2、微處理器的性能每隔18個月提高一倍，而價格下降一半

3、用一美元所能買到的計算機性能，每隔18個月翻兩番

摩爾定律并不是一個物理或數(shù)學(xué)定律，只是一個總結(jié)。

根據(jù)摩爾定律，每隔18個月，芯片規(guī)模不變的情況下，芯片面積是原來的二分之一。

假設(shè)新工藝的良率和成本與原來一致，理論上來說，相同的晶圓，芯片的產(chǎn)量翻倍，成本減半。而且采用新工藝的芯片，性能、功耗、面積都更優(yōu)。

制程一般按照“數(shù)字+nm”的表達形式，在早期，制程節(jié)點命名與晶體管的Gate Length和Half-pitch Size有關(guān)。

首先對于二極管和由Metal Wire組成的集成電路，Gate Length表示二極管Gate極的寬度，而Half-pitch Size代表的是芯片內(nèi)部互聯(lián)線間距離的一半，也即光刻間距的一半。

總的來說，制程節(jié)點越小意味著晶體管越小、速度越快、能耗表現(xiàn)越好。

為什么臺積電、三星都有10nm,7nm,5nm這些制程節(jié)點呢，這些節(jié)點是否有一定的規(guī)律？

首先回到摩爾定律，下一代工藝的芯片面積是上一代的一半。

假設(shè)按照正方形來計算，設(shè)兩代工藝的晶體管尺寸分別為x，y?？傻?/p>

可知下一代工藝晶體管的尺寸基本上是上一代工藝的0.7。

下圖是目前主流制程節(jié)點的半導(dǎo)體制造廠商情況，從180nm開始算，基本上符合這種數(shù)學(xué)關(guān)系，這就是摩爾定律的偉大之處，幾十年前總結(jié)的規(guī)律和現(xiàn)在的芯片制程幾乎吻合。

目前臺積電和三星最先進的工藝節(jié)點是5nm, 那么可以推算出接下來的工藝就是3nm，2nm，1nm。

2.優(yōu)化再優(yōu)化

但是上圖中有幾個數(shù)字很顯得與眾不同，就是40nm、28nm、20nm、14nm。這涉及到芯片制造廠的常用手段——shrink。

芯片工藝的研發(fā)需要很大的成本，尤其是芯片制程的不斷縮小，研發(fā)成本可以用恐怖來形容，比如研發(fā)28nm工藝，需要耗費5130萬美元；而到了7nm節(jié)點，費用將提升到2.97億美元。

如果說可以在當前工藝節(jié)點上持續(xù)優(yōu)化，能最大程度地利用原有投入成本。

Shrink本質(zhì)上就是利用MASK等比例縮小晶體管的尺寸，再通過一些方式修修補補，使其仍然能夠正常工作。

這些shrink后的工藝節(jié)點，也被人稱為半節(jié)點。目前shrink大約可以把晶體管尺寸縮小為原來的0.9。

那么40nm就是45nm shrink后的半節(jié)點（它們可認為是同一工藝節(jié)點，只是廠家進行了優(yōu)化），以此類推。

優(yōu)化后的半節(jié)點更成熟，優(yōu)勢更多，慢慢廠家就主推這些半節(jié)點了。所以14nm要比16nm更多地出現(xiàn)我們的視野中。

3.我們被“騙”了

但是，一個原子直徑大約為0.1nm，那么現(xiàn)在的5nm工藝豈不是只有50個原子的長度，是否有些夸張了。

在前面說過制程節(jié)點與晶體管的Gate Length和Half-pitch Size有關(guān)，實際上到了28nm以下，由于采用finfet這些新技術(shù)，兩者基本就匹配不上了。

在摩爾定律提出的前三十年，新工藝制程的研發(fā)并不困難，但隨著特征尺寸越來越接近宏觀物理和量子物理的邊界，現(xiàn)在高級工藝制程的研發(fā)越來越困難，研發(fā)成本也越來越高。

如果工藝制程繼續(xù)按照摩爾定律所說的以指數(shù)級的速度縮小特征尺寸，會遇到兩個阻礙，首先是經(jīng)濟學(xué)的阻礙，其次是物理學(xué)的阻礙。

經(jīng)濟學(xué)的阻礙是，隨著特征尺寸縮小，由于工藝的復(fù)雜性設(shè)計規(guī)則的復(fù)雜度迅速增大，導(dǎo)致芯片的成本迅速上升。至于物理學(xué)的障礙主要來源于量子效應(yīng)和光刻精度。幾十個原子那么厚，會產(chǎn)生諸多量子效應(yīng)，導(dǎo)致晶體管的特性難以控制。

如果保持節(jié)點名稱和實際特征尺寸同步，會如下圖紅線所示，在2015年，芯片工藝的實際尺寸就會達到1nm。

但目前的工藝曲線和藍線更符合。

那也就是說摩爾定律早就失效了？事實上摩爾定律在不停地維護和修正，主要由ITRS（International Technology Roadmap for Semiconductor）來制定來討論合適的制程發(fā)展速度。ITRS制定了一個節(jié)點介紹的總體路線圖以及這些節(jié)點將針對的功能尺寸，這個路線圖為芯片制造行業(yè)的上下游（光刻設(shè)備廠家、刻蝕設(shè)備廠家、材料廠家、大學(xué)和研究機構(gòu)等）提供導(dǎo)引作用。

通過修正，工藝節(jié)點和晶體管尺寸并不是完全一致了。

4.營銷還是營銷

所以現(xiàn)在的7nm、5nm就是個數(shù)字，僅此而已，和技術(shù)實際沒啥聯(lián)系。

總的來說，這就是一種芯片制造行業(yè)面向大眾一種默認“營銷”手段。

早年間英特爾還是比較堅持初心的，將名稱和制程盡可能聯(lián)系起來（但也沒有完全遵循尺寸模型），所以就有了“14nm+++”擠牙膏傳說。

英特爾說了，大家不要瞎扯，什么7nm、5nm的，我們直接看單位面積的晶體管數(shù)量。也就是下面的公式

雖然英特爾的10nm和臺積電的7nm看起來是兩代，但晶體管密度基本一樣，如下圖。

但是這對消費者來說太復(fù)雜了，怎么能有5nm、3nm宣傳效果好呢。

臺積電7nm、5nm口號喊得十分響亮啊，眼看要領(lǐng)先英特爾10nm“兩三代”工藝了。

再加上近兩年采用了臺積電工藝的AMD處理器（除晶體管密度外，還有其他的一些關(guān)鍵參數(shù)決定了一款處理器的性能）讓廣大消費者喊出了“AMD，YES！”。

英特爾也慢慢坐不住了，去年就改變了自家的命名規(guī)則，直接宣稱4年內(nèi)進入“埃米”時代（比小更?。?。

摩爾定律通過修正依舊在發(fā)揮作用，但工藝制程的更新?lián)Q代越來越慢了。

據(jù)說明年蘋果的A17芯片將采用臺積電的3nm工藝，但現(xiàn)在我們知道3nm僅僅就是個代號，比現(xiàn)在5nm技術(shù)更新了一代，和數(shù)字上的3nm沒什么關(guān)系了。




審核編輯：劉清