先進封裝技術（Semiconductor Advanced Packaging） - 1 混合鍵合技術（上）

先進封裝技術（Semiconductor Advanced Packaging） - 2 混合鍵合技術（下）

先進封裝技術（Semiconductor Advanced Packaging） - 3 Chiplet 異構集成（上）

先進封裝技術（Semiconductor Advanced Packaging） - 4 Chiplet 異構集成（下）

先進封裝技術（Semiconductor Advanced Packaging） - 5 TSV 異構集成與等效熱仿真

先進封裝技術（Semiconductor Advanced Packaging） - 6 扇出型晶圓級封裝（FOWLP）

先進封裝技術（Semiconductor Advanced Packaging） - 7 扇出型板級封裝（FOPLP）

先進封裝技術（Semiconductor Advanced Packaging） - 8 3D封裝與TSV技術

先進封裝技術（Semiconductor Advanced Packaging） - 9 堆疊封裝（PoP）技術

先進封裝技術（Semiconductor Advanced Packaging） - 10 2.5D封裝與異構集成技術

先進封裝技術（Semiconductor Advanced Packaging） - 11 SiP 系統(tǒng)級封裝

先進封裝技術（Semiconductor Advanced Packaging） - 12 表面貼裝技術 SMT

先進封裝技術（Semiconductor Advanced Packaging） - 13 倒裝封裝 Flip Chip

先進封裝技術（Semiconductor Advanced Packaging） - 14 光電共封技術（CPO） （上）

先進封裝技術（Semiconductor Advanced Packaging） - 15 光電共封技術（CPO） （下）

先進封裝技術（Semiconductor Advanced Packaging） - 16 硅橋技術（Si Bridge）（上）

（繼續(xù)上文~）基于扇出型封裝的硅橋互連

基于扇出型封裝的硅橋互連技術思路是將硅橋芯片埋置在環(huán)氧樹脂料中，通過再布線完成與芯片的互連。根據(jù)硅橋芯片與再布線層制作順序的不同可以進一步區(qū)分為硅橋芯片后置型和先置型技術。硅橋芯片后置型技術中 RDL 層可以優(yōu)先制作，隨后與 RDL 層完成倒裝焊接。

安靠提出的芯粒異構集成封裝技術為埋置扇出型中介層技術 （S-Connect），該項技術中內置的橋芯片不僅可以是硅橋，也可以是樹脂橋。封裝測試樣件結構如下圖所示，包含一顆邏輯芯片和兩顆存儲芯片，功能芯片與內嵌橋芯片的扇出型轉接板進行組裝。

IME 研究所提出基于硅橋芯片的高密度異構集成先進封裝解決方案為內嵌精細互連技術（EFI）。通過嵌入式轉接板實現(xiàn) ASIC 芯片和存儲芯片的異構芯粒的集成。其中 EFI 芯片也就是硅橋芯片，布線層數(shù)為 2 層，布線精度為 5μm，信號通過銅柱凸點（Cu/SnAg）引出。

臺積電在晶圓制造和封測方面一直處于業(yè)內領頭羊地位。其在先進封裝技術領域提出的 InFO 和 CoWoS 兩項王牌先進封裝技術已在大量集成電路產(chǎn)品中制造應用。

臺積電為了進一步優(yōu)化和發(fā)展在 2.5D 以及 3D 先進封裝集成技術，滿足未來芯粒和異構集成的需求，細化了 InFO 和 CoWoS 兩項技術的發(fā)展方向。

InFO 技術進一步細化為 RDL 集成扇出 （InFO-R） 和硅橋內嵌 RDL 集成扇出（InFO-L）。CoWoS 技術進一步細化為硅中介層技術（CoWoS-S）、RDL中介層技術 （CoWoS-R） 和硅橋內嵌 RDL 中介層技術（CoWoS-L）。InFO-L 和 CoWoS-L 中的 L 代表 LSI，也就是局域硅橋互連。

InFO-L 技術是臺積電在 InFO 的基礎上通過扇出實現(xiàn)硅橋芯片內嵌的技術，先將裸芯片通過重構扇出工藝完成再布線層，硅橋芯片內嵌在芯片的再布線層中。CoWoS-L 技術是臺積電基于 CoWoS 硅基轉接板的思路，通過制備有機轉接板來替代硅轉接，其中有機轉接板通過再布線工藝實現(xiàn)，制備過程中內嵌了硅橋芯片。

InFO-L 技術是在芯粒的重構圓片上完成再布線層的制備，CoWoS-L 技術在臨時載板上單獨完成再布線層的制備，隨后與硅橋芯片完成集成，因此屬于硅橋芯片后置型技術。

硅橋芯片先置型技術中優(yōu)先完成硅橋芯片與塑封料的結合，硅橋芯片采用正裝裝片（區(qū)別于后置型技術中硅橋芯片的倒裝焊接），在此基礎上進行再布線層制作和芯片組裝。

日月光在面向高性能計算的芯粒集成需求時，提出了高密度扇出型封裝技術系列方案，分別命名為芯片后置型扇出 （FOCoS-CL）、芯片先置型扇出 （FOCoS-CF） 以及扇出堆疊技術 （sFOCoS）。三種技術都是基于晶圓級扇出型封裝，將不同設計和工藝節(jié)點的芯粒形成單個封裝體。日月光強調晶圓級翹曲控制對于整個芯粒集成至關重要，并指出塑封料和底部填充材料的選擇對于改善扇出封裝圓片的翹曲有巨大影響。

在IEEE/ECTC 2023，SPIL 提出了基于扇出型封裝提出了硅橋埋置扇出技術 FOEB 和 FOEB-T 技術。FOEB 工藝流程基本和日月光的 sFOCoS 一致，F(xiàn)OEB-T 與 FOEB 的區(qū)別是將內嵌的硅橋芯片采用 TSV 芯片的設計，進一步減少長距離的傳輸損耗。

硅橋封裝面臨的挑戰(zhàn)在基于硅橋技術的集成封裝中，封裝體各部分的材料、結構、工藝參數(shù)及流片過程的差異較大，這些差異導致微結構互連界面上的電、熱、力等性能均面臨較大的挑戰(zhàn)，這對整個集成封裝體的協(xié)同設計及制造能力提出了極高的要求。

由于硅橋需要被嵌入到基板中，這會導致有機基板制備工藝復雜性提高，在精度要求上遠高于現(xiàn)有的有機基板布線，因此需要針對該結構進行相應的材料和工藝開發(fā)。為了滿足高密度布線和高頻傳輸?shù)囊?，ABF 膜的硅粉填料占比不斷提高，其 CTE 和介電損耗不斷降低，同時還要確保材料對曝光光線的高敏感度。基板上的金屬線路大多是通過半加成工藝制備的，該工藝對介質層與基底上金屬種子層結合力的要求較高。若結合力較差，在濕制程腐蝕過程中容易出現(xiàn)側刻或分層的現(xiàn)象，導致線路與基底分離，不利于精細線路的制備。由于對表面平整度的要求高，在層壓介質層的過程中必須實現(xiàn)高度平坦化，以提高Chiplet 與硅橋的鍵合平整度。由于整個封裝體工藝集成度高，從設計到加工必須實現(xiàn)協(xié)同性制造。

隨著布線寬度的減小，線電阻會急劇增加，線間的電容也會改變，這些變化給信號的完整性增加了挑戰(zhàn)。在進行硅橋走線設計時，不僅要考慮介質層材料的介電常數(shù)和高頻損耗對整體性能的影響，還要進行非常詳細的架構設計和模擬工作來保證最終的產(chǎn)品性能。

底部填充料被用于填充芯片與基板、硅橋與基板之間的空隙，以降低焊點因熱應力導致的斷裂失效風險。在各種底部填充材料中，環(huán)氧樹脂基底部填充膠不僅應用最為廣泛，也是商業(yè)化程度較高的產(chǎn)品。然而，隨著芯片尺寸的日益增大，芯片與硅橋上的微凸點數(shù)量越來越多，填充膠的填充速度大大降低，進而延長了填充工藝的時間。同時，由于填充膠的流動性無法滿足微凸點結構的特定需求，使得部分微凸點周圍出現(xiàn)空洞。空洞的存在會嚴重影響倒裝芯片的封裝可靠性。此外，毛細管環(huán)氧基底部填充膠的導熱系數(shù)較低，難以滿足下一代先進封裝芯片在功率密度方面日益增長的散熱需求，亟待開發(fā)出低成本、高可靠的底部填充材料。