CDCLVD1212時鐘緩沖器將兩個可選時鐘輸入（IN0和IN1）中的一個分配給12對差分LVDS時鐘輸出（OUT0至OUT11），時鐘分配的偏斜最小。該CDCLVD1212可以接受兩個時鐘源進入輸入多路復(fù)用器。輸入可以是LVDS、LVPECL或LVCMOS。
*附件：cdclvd1212.pdf

該CDCLVD1212專為驅(qū)動 50 Ω輸電線路而設(shè)計。在單端模式下驅(qū)動輸入時，適當?shù)钠秒妷?V AC_REF ，必須應(yīng)用于未使用的負輸入引腳。

IN_SEL引腳選擇路由到輸出的輸入。如果此引腳保持打開狀態(tài)，則會禁用輸出（靜態(tài)）。該部件支持故障安全功能。該器件具有輸入滯后功能，可防止在沒有輸入信號的情況下輸出隨機振蕩。

該器件在2.5 V電源環(huán)境中工作，特性范圍為–40°C至85°C（環(huán)境溫度）。該CDCLVD1212采用小型40引腳、6mm×6mm VQFN封裝。

特性

• 2：12 差分緩沖器
• 低附加抖動：在 10 kHz 至 20 MHz 時<
  300 fs RMS
• 35 ps（最大）的低輸出偏斜
• 通用輸入接受LVDS、LVPECL和LVCMOS
• 通過控制引腳選擇時鐘輸入
• 12 個 LVDS 輸出，兼容 ANSI EIA/TIA-644A 標準
• 時鐘頻率：高達 800 MHz
• 器件電源：2.375 V 至 2.625 V
• LVDS基準電壓，V AC_REF ，可用于電容耦合輸入
• 工業(yè)溫度范圍：–40°C 至 85°C
• 采用 6 mm × 6 mm 40 引腳 VQFN （RHA） 封裝
• ESD 保護超過 3 kV HBM、1 kV CDM

參數(shù)

方框圖

?1. 核心特性?

• ?2:12差分緩沖架構(gòu)?：支持將1個輸入時鐘分配到12個LVDS輸出通道
• ?超低抖動性能?：附加抖動<300 fs RMS（10kHz-20MHz頻段）
• ?多協(xié)議輸入兼容?：支持LVDS/LVPECL/LVCMOS輸入信號
• ?關(guān)鍵時序參數(shù)?：
  • 最大輸出偏移35 ps
  • 時鐘頻率最高800 MHz
  • 傳播延遲2.5 ns（典型值）
• ?工業(yè)級可靠性?：工作溫度范圍-40°C至85°C，ESD防護達3kV HBM

?2. 應(yīng)用領(lǐng)域?

• 電信/網(wǎng)絡(luò)設(shè)備時鐘分配
• 醫(yī)療成像系統(tǒng)
• 測試測量儀器
• 無線通信基礎(chǔ)設(shè)施

?3. 技術(shù)亮點?

• ?雙輸入選擇?：通過IN_SEL引腳切換IN0/IN1輸入源
• ?失效保護機制?：內(nèi)置輸入遲滯防止無信號時輸出振蕩
• ?靈活接口設(shè)計?：
  • 提供VAC_REF偏置電壓（1.25V典型值）用于容性耦合輸入
  • 支持DC/AC耦合方案
• ?封裝規(guī)格?：6mm×6mm 40引腳VQFN（帶散熱焊盤）

?4. 電氣特性?

• 供電范圍：2.375V-2.625V
• 相位噪聲性能：
  • 100MHz時鐘@10kHz偏移：-147.4 dBc/Hz
  • 737MHz時鐘@1MHz偏移：-143.9 dBc/Hz
• 功耗：
  • 靜態(tài)電流17mA（典型）
  • 800MHz全負載時146mA

?5. 設(shè)計支持?

• 提供PCB布局指南（含熱管理建議）
• 推薦電源去耦方案：
  • 每個電源引腳配置0.1μF電容
  • 建議使用鐵氧體磁珠隔離板級電源噪聲

該文檔完整描述了CDCLVD1212的功能參數(shù)、應(yīng)用設(shè)計方法和可靠性數(shù)據(jù)，適用于高速時鐘分配系統(tǒng)的硬件開發(fā)參考。