芯片已從單一整體式芯片發(fā)展為集成多個芯粒的 Multi-Die 設(shè)計，其中每個芯粒都針對處理、內(nèi)存和數(shù)據(jù)傳輸?shù)忍囟üδ苓M(jìn)行了優(yōu)化。

隨著芯粒供應(yīng)商生態(tài)持續(xù)擴展，客戶希望根據(jù)架構(gòu)設(shè)計、供應(yīng)鏈策略、成本控制等因素靈活組合芯粒方案。在此背景下，芯片間實現(xiàn)快速、可靠、安全通信的需求空前迫切。

UCIe 標(biāo)準(zhǔn)正是為滿足這一需求而制定。它定義了裸片間互連的通用接口，實現(xiàn)了不同供應(yīng)商解決方案和工藝節(jié)點之間的互操作性。

最近發(fā)布的 UCIe 3.0 實現(xiàn)了跨越式發(fā)展，其性能較 UCIe 2.0 提升至兩倍，系統(tǒng)級控制也得到了改進(jìn)，并支持新的應(yīng)用場景。

新思科技作為通用芯?；ヂ?lián)產(chǎn)業(yè)聯(lián)盟的成員和標(biāo)準(zhǔn)制定的主要貢獻(xiàn)者，始終處于 UCIe 創(chuàng)新和應(yīng)用的前沿。我們的經(jīng)過硅驗證的完整 IP 已適配 UCIe 標(biāo)準(zhǔn)的最新版本。

借助我們的 UCIe PHY、控制器和驗證 IP ，客戶可輕松將 UCIe 3.0 引入設(shè)計中，縮短產(chǎn)品上市時間。

為何需要 UCIe 3.0

UCIe 的問世是 Multi-Die 設(shè)計領(lǐng)域的一個重要里程碑。它通過確立通用的 Die-to-Die 接口，使得在同一封裝內(nèi)集成來自不同供應(yīng)商和工藝節(jié)點的芯粒成為可能。這一基礎(chǔ)推動了芯粒在設(shè)計中的首次廣泛應(yīng)用。

隨著 Multi-Die 架構(gòu)日益盛行，業(yè)界對 UCIe 標(biāo)準(zhǔn)的期望也水漲船高。如今，為了支持更廣泛的性能范圍、功耗包絡(luò)和應(yīng)用需求，設(shè)計團(tuán)隊開發(fā)的系統(tǒng)日趨復(fù)雜。每個封裝中集成了更多裸片以應(yīng)對高級工作任務(wù)，因而要求更快的連接速度和更緊密的系統(tǒng)級協(xié)同。

因此，UCIe 變得愈發(fā)重要。除了互操作性之外，UCIe 還需要支持可預(yù)測性、高能效和規(guī)?；?。隨著 Multi-Die 設(shè)計在人工智能（AI）、高性能計算（HPC）和汽車等領(lǐng)域從試用階段邁入量產(chǎn)，UCIe 標(biāo)準(zhǔn)也需要同步演進(jìn)，以便更全面地支持這些應(yīng)用場景。

UCIe 3.0 正是演進(jìn)過程中的最新進(jìn)展，它為順應(yīng) Multi-Die 設(shè)計的發(fā)展趨勢而制定。我們已將支持新標(biāo)準(zhǔn)作為首要任務(wù)，并為此提供芯片就緒型 IP 和 EDA 流程。

UCIe 3.0的新特性

UCIe 3.0 引入了多項重大升級，滿足了現(xiàn)代 Multi-Die 設(shè)計的帶寬、延遲和系統(tǒng)集成要求。

其中最引人注目的變化是速度：UCIe 3.0 將最大數(shù)據(jù)速率從 32 GT/s 提高一倍，達(dá)到 64 GT/s。在 AI 推理、內(nèi)存與 I/O 解耦及高速加速器結(jié)構(gòu)等數(shù)據(jù)密集型應(yīng)用中，可顯著提升系統(tǒng)性能。但是，單憑速度并不能解決系統(tǒng)級挑戰(zhàn)。

為了改善更高數(shù)據(jù)速率下的功耗和可靠性，UCIe 3.0 引入了運行時重新校準(zhǔn)，使得鏈路能夠適應(yīng)運行期間的漂移和環(huán)境變化。此特性有助于保證信號質(zhì)量，無需設(shè)置過寬的保護(hù)裕度。

另一項重大改進(jìn)是邊帶信號傳輸距離擴展至 100 毫米。從而能夠支持更復(fù)雜的拓?fù)浣Y(jié)構(gòu)，芯粒之間的物理距離可以更大。

其他新特性包括固件預(yù)先下載和通過邊帶信道傳遞確定性優(yōu)先級消息。這兩個特性都有助于縮短系統(tǒng)初始化時間，提高啟動和運行期間的系統(tǒng)響應(yīng)速度。

助力UCIe 3.0快速落地

為了支持 UCIe 3.0，需要一套能夠全速協(xié)同工作的 IP、驗證和設(shè)計解決方案。

我們的 UCIe PHY IP 已在臺積公司和三星先進(jìn)節(jié)點上完成流片（tape-out），可同時支持標(biāo)準(zhǔn)和先進(jìn)封裝流程。PHY 用于高速、低功耗操作，內(nèi)置了對運行時重新校準(zhǔn)和邊帶信號傳輸?shù)闹С帧．?dāng)與支持 PCIe、CXL 和定制串流協(xié)議的靈活控制器 IP 配合使用時，PHY 解決方案可幫助工程團(tuán)隊調(diào)整 UCIe 設(shè)計，以精準(zhǔn)適配特定的工作負(fù)載和系統(tǒng)架構(gòu)。

我們還為 UCIe 提供了驗證 IP，用于模擬鏈路行為、協(xié)議正確性和系統(tǒng)級交互，包括固件預(yù)先加載和確定性邊帶控制等新特性。這些驗證 IP 與我們的硬件加速仿真和原型平臺（ZeBu 和 HAPS）集成，可在流片之前驗證Die-to-Die 連接。

我們針對芯片/封裝協(xié)同設(shè)計，提供了統(tǒng)一的“探索到簽核”平臺 3DIC Compiler，能夠整合所有環(huán)節(jié)。它使團(tuán)隊能夠以 UCIe 鏈路為第一等元素來設(shè)計布局圖、布線和封裝幾何形狀，從而有效管理因性能擴展而帶來的復(fù)雜性。

早期勢頭與未來展望

早在 UCIe 3.0 正式發(fā)布之前，我們就與早期采用者合作，開發(fā)出具備更高帶寬和先進(jìn)系統(tǒng)協(xié)同能力的設(shè)計。如今，隨著新標(biāo)準(zhǔn)正式公布，合作進(jìn)展持續(xù)加速。

芯粒生態(tài)仍在持續(xù)演進(jìn)，能否成功普及和應(yīng)用將有賴于全面的支持和賦能，即在芯片與系統(tǒng)層面實現(xiàn) IP、工具和驗證的無縫整合。

依托 UCIe 3.0 和新思科技，未來藍(lán)圖正在逐步實現(xiàn)。新思科技將持續(xù)推動 UCIe 標(biāo)準(zhǔn)的演進(jìn)，助力客戶實現(xiàn)更高效的多芯粒系統(tǒng)設(shè)計。