前 言

本文為創(chuàng)龍科技編寫的PL端案例開發(fā)的指引文檔，對PL端開發(fā)案例進行簡要介紹。

開發(fā)環(huán)境

Windows開發(fā)環(huán)境：Windows10 64bit

開發(fā)工具：TD_5.9.1_DR1_2025.1_NL、FD_2025.1_SP1

術語表

為便于閱讀，下表對文檔出現(xiàn)的關鍵術語進行解釋；對于廣泛認同釋義的術語，在此不做注釋。

注意事項

（1）請先按照《開發(fā)環(huán)境搭建》文檔安裝TD、FD等軟件以及進行JTAG驅動安裝，使用下載器（廠家：安路科技，型號：AL-LINK-FT-V1.0）連接評估板JTAG接口至PC端USB接口。

（2）在進行本文操作前，請先參考《TD-FD工程編譯與加載》，熟悉工程編譯、鏡像加載等方法。

（3）案例位于產(chǎn)品資料“4-軟件資料DemoFPGA-demosFPGA-HDL-demos”目錄下。案例包含bin目錄和project壓縮包，其中bin目錄下含有案例可執(zhí)行鏡像文件，project壓縮包內(nèi)包含案例工程文件。案例目錄詳細說明見下表：

1led_flash案例

1.1案例說明

案例功能：控制評估底板LED3每隔0.5s將狀態(tài)翻轉一次。

管腳約束請查看案例工程"projectconstraints"目錄下的.adc文件。

圖 1

1.2操作說明

請將工程鏡像加載至PL端運行，即可看到評估底板的LED3進行閃爍。

1.3關鍵代碼

（1）使用DR1_PHY_OSCDIV原語提供的osc_clk(2MHz)作為LED的參考時鐘。

（2）利用osc_clk(2MHz)進行計數(shù)，使LED實現(xiàn)間隔0.5s進行狀態(tài)轉換。

圖 2

2key_led案例

2.1案例說明

案例功能：通過按鍵KEY4(USER2)控制評估底板的LED3狀態(tài)。

管腳約束請查看案例工程"projectconstraints"目錄下的.adc文件。

圖 3

圖 4

2.2操作說明

請將工程鏡像加載至PL端運行，按下KEY4按鍵，可看到評估底板的LED3狀態(tài)翻轉。

2.3關鍵代碼

（1）使用DR1_PHY_OSCDIV原語提供的osc_clk(2MHz)作為系統(tǒng)時鐘。

（2）對按鍵按下時進行消抖處理。

（3）通過按鍵按下產(chǎn)生對應標志控制LED狀態(tài)。

圖 5

3ad7606_capture案例

3.1 案例說明

案例功能：通過創(chuàng)龍科技TL7606P模塊采集8通道數(shù)據(jù)（采樣率為200KSPS），并使用TD軟件的ChipWatcher工具，將采集的數(shù)據(jù)轉換成電壓值并保存為.csv文件。程序功能框圖如下所示。

本案例使用創(chuàng)龍科技TL7606P-A1模塊，硬件配置為并行模式，支持核芯互聯(lián)CL1606（國產(chǎn)）和ADI AD7606采樣芯片。

圖 6

管腳約束請查看案例工程"projectconstraints"目錄下的.adc文件。

3.2 操作說明

（1）硬件連接

請將TL7606P模塊連接至評估板的EXPORT2接口，將TL7606P模塊的VX通道正確連接至信號發(fā)生器A通道。同時使用下載器連接評估板JTAG接口至PC端USB接口。硬件連接如下圖所示。

備注：本次演示通過TL7606P模塊的V1通道進行數(shù)據(jù)采集，其他通道的數(shù)據(jù)采集方法同理。

圖 7

信號發(fā)生器設置A通道輸出頻率為1KHz、峰峰值為5.0Vpp（即幅值為2.5V）的正弦波信號，如下圖所示。TL7606P模塊默認量程為±5V，待測信號電壓請勿超過模塊量程，否則可能會導致模塊損壞。

圖 8

（2）運行測試

打開案例對應的TD工程，在工程編譯成功后，點擊"Hierarchy Navigation"欄"ChipWatcher"選項下的.cwc文件。

圖 9

將評估板上電，點擊圖標，直至"Device"欄出現(xiàn)器件信息。在"BiteFile"欄中，選擇案例對應的.bit鏡像文件。

圖 10

點擊圖標，加載.bit鏡像文件。

圖 11

圖 12

點擊圖標，進行單次采集，并等待采集完成。

圖 13

圖 14

采集完成后，點擊"Setup"，選中要查看的數(shù)據(jù)，鼠標右鍵依次選擇"SetBus/GroupRadix… -> signed DEC"設置波形格式為"signed DEC"（有符號十進制）。

圖 15

點擊當前窗口右上角"File"，選擇"Export Wave Date"，導出波形數(shù)據(jù).csv文件。導出完成后，會彈出窗口顯示導出文件的路徑以及名稱。

圖 16

圖 17

（3）結果驗證

請將生成的.csv文件使用Excel打開，如下圖所示。其中，第C列數(shù)據(jù)為TL7606P-A1模塊V1通道的采集數(shù)據(jù)，第J列數(shù)據(jù)為TL7606P-A1模塊V8通道的采集數(shù)據(jù)。

圖 18

由于本次演示通過TL7606P-A1模塊的V1通道進行數(shù)據(jù)采集，因此請選中表格中的第C列，點擊“插入”選項，選擇“折線圖”，將采集數(shù)據(jù)顯示為更加直觀的波形圖，如下圖所示。

圖 19

圖 20

根據(jù)折線圖確定波峰值為：16179，波谷值為：-16321

圖 21?波峰值

圖 22 波谷值

根據(jù)以上波峰值和波谷值，套用計算公式：CODE = VIN x VREF / 2n，計算可得約為4.95V，與信號發(fā)生器設置峰峰值：5.00Vpp接近。

參數(shù)解析：

VIN：輸入電壓，即波峰值和波谷值之和，為16179 + 16321 = 32500；

VREF：量程電壓值，即為：+5V- (-5V ) = 10V；

n：數(shù)據(jù)有效位，此處為16位。

3.3 IP核配置說明

設置輸入的時鐘頻率為50MHz。

圖 23?PLL IP核配置

使能CLK0，配置輸出頻率為100MHz。

圖 24?PLL IP核配置

3.4 關鍵代碼

（1）頂層模塊

頂層模塊的源碼位于案例目錄"projecthdl"下的"ad7606_capture.v"。

a)端口定義。

圖 25

b)仿真調(diào)試信號定義。

圖 26

c)實例化ad7606_capture_bd模塊，該模塊負責從PS端產(chǎn)生時鐘，提供給PL端。

圖 27

d)使用PLL IP核輸出100MHz ADC時鐘。

圖 28

e)實例化AD7606模塊。

圖 29

（2）AD7606模塊

AD7606模塊的源碼位于案例目錄"projecthdl"下的"ad7606.v"。

a)配置aAD7606時序信號線。

圖 30

b)將采集到的數(shù)據(jù)分離給各通道。

圖 31

（3）parallel_adc_capture模塊

parallel_adc_capture模塊的源碼位于案例目錄"projecthdl"下的"parallel_adc_capture.v"。

a)生成AD7606的采樣時鐘和讀取數(shù)據(jù)的時鐘，其中采樣時鐘為200KSPS，讀取數(shù)據(jù)的時鐘為采樣時鐘的50倍。

圖 32

b)控制convst、cs/rd的信號。

圖 33

c)以100MHz時鐘分頻計數(shù)生成時序信號。

圖 34

d)TL7606P模塊每完成一次采樣，則立刻依次讀取出各通道AD數(shù)據(jù)。

圖 35


審核編輯 黃宇