報告名稱

《Gate 和 Fin Space Variation 對應力調(diào)制及 FinFET 性能的影響》

關鍵詞

FinFET；7nm技術 ；TCAD；多晶硅間距（Poly Pitch）；鰭間距（Fin Pitch）；機械應力；晶體管性能

概述

先進 CMOS 工藝節(jié)點的器件縮微正面臨愈發(fā)嚴峻的挑戰(zhàn)，究其原因在于光刻工藝的固有局限，以及三維晶體管集成方案的復雜度攀升。這一趨勢也使得器件對光刻偏差（patterning variability）的敏感度顯著提升。本研究重點探究了poly pitch與fin pitch偏差對 7nm FinFET晶體管應力誘導性能偏差的影響規(guī)律。
光刻制程中關鍵尺寸（CD）的偏差會改變鰭寬與鰭間距，進而引發(fā)器件特性的波動。研究團隊采用全套測試結構完成了器件敏感度評估，并借助TCAD仿真對相關影響機制進行建模分析。結果表明，NMOS與PMOS器件均對 poly pitch 偏差高度敏感：其中 NMOS 器件的驅動電流退化幅度最高可達 13%，而 PMOS 器件的驅動電流變化區(qū)間為 - 11% 至 + 7%，且該性能波動與鰭間距（fin pitch）密切相關。
上述性能波動的主導機制為stress modulation，這一效應的產(chǎn)生與外延生長源漏區(qū)（epitaxially grown source/drain regions）的體積及形狀變化直接相關。本研究結果明確了機械應力在 FinFET 器件性能調(diào)控中的核心作用，同時也凸顯了間距控制對減小器件性能偏差、優(yōu)化器件參數(shù)指標的關鍵意義。

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