深入剖析ADP7112：高性能CMOS LDO線性穩(wěn)壓器的卓越之選

在電子設(shè)備的設(shè)計(jì)中，電源管理芯片的性能往往直接影響到整個(gè)系統(tǒng)的穩(wěn)定性和可靠性。今天，我們就來深入探討一款高性能的CMOS低 dropout（LDO）線性穩(wěn)壓器——ADP7112，看看它在實(shí)際應(yīng)用中能為我們帶來哪些優(yōu)勢。

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一、ADP7112的基本特性

1. 電氣性能卓越

ADP7112的輸入電壓范圍為2.7 V至20 V，能夠適應(yīng)多種不同的電源環(huán)境。它的最大輸出電流可達(dá)200 mA，能夠滿足大多數(shù)中小功率電路的需求。其初始精度為±0.8%，在全溫度范圍（(T_{J}=-40^{circ} C) 至 (+125^{circ} C)）內(nèi)，精度也能保持在±1.8%，為電路提供了穩(wěn)定的輸出電壓。

2. 低噪聲與高PSRR

低噪聲是ADP7112的一大亮點(diǎn)，其輸出噪聲僅為11 μV rms，且與固定輸出電壓無關(guān)。這使得它非常適合對噪聲敏感的應(yīng)用，如ADC和DAC電路、精密放大器等。同時(shí)，它還具有出色的電源抑制比（PSRR），在10 kHz時(shí)可達(dá)88 dB，100 kHz時(shí)為68 dB，1 MHz時(shí)為50 dB（(V{our }=5 V)，(V{IN }=7 V)），能夠有效抑制電源中的紋波和噪聲。

3. 低功耗設(shè)計(jì)

ADP7112采用了低功耗設(shè)計(jì)，靜態(tài)電流（(I{G N D})）典型值僅為50 μA（無負(fù)載時(shí)），關(guān)機(jī)電流也非常低，在(V{IN}=5 V)時(shí)為1.8 μA，在(V_{IN}=20 V)時(shí)為3.0 μA。這使得它在電池供電的設(shè)備中具有出色的節(jié)能表現(xiàn)，能夠延長電池的使用壽命。

4. 其他特性

此外，ADP7112還具有用戶可編程軟啟動(dòng)功能，能夠有效限制啟動(dòng)時(shí)的浪涌電流；它可以使用小至2.2 μF的陶瓷輸出電容保持穩(wěn)定，節(jié)省了電路板空間；提供多種固定輸出電壓選項(xiàng)，包括1.8 V、2.5 V、3.3 V和5.0 V，還有15種標(biāo)準(zhǔn)電壓可供選擇，并且輸出電壓可以在1.2 V至 (V{IN}-V{DO}) 范圍內(nèi)調(diào)節(jié)。

二、典型應(yīng)用電路

ADP7112的典型應(yīng)用電路非常簡單，易于設(shè)計(jì)。它有固定輸出電壓和可調(diào)輸出電壓兩種應(yīng)用方式。

1. 固定輸出電壓應(yīng)用

在固定輸出電壓應(yīng)用中，只需將輸入電壓連接到VIN引腳，輸出電壓就可以從VOUT引腳獲得。例如，當(dāng)選擇5 V固定輸出電壓時(shí)，電路如圖1所示。此時(shí)，適當(dāng)連接各引腳，并在VIN和VOUT引腳分別連接2.2 μF或更大的電容進(jìn)行旁路，以提高電路的穩(wěn)定性。

2. 可調(diào)輸出電壓應(yīng)用

對于可調(diào)輸出電壓應(yīng)用，可以通過外部反饋分壓電阻來調(diào)整輸出電壓。例如，將一個(gè)固定5 V輸出設(shè)置為6 V輸出，可以根據(jù)公式 (V_{OUT }=5 V(1+R 1 / R 2)) 進(jìn)行計(jì)算，其中R1和R2為輸出電壓分壓電阻。在實(shí)際設(shè)計(jì)中，建議R2的值小于200 kΩ，以減小SENSE/ADJ引腳輸入電流對輸出電壓的誤差影響。

三、工作原理

從內(nèi)部結(jié)構(gòu)來看，ADP7112主要由參考電壓源、誤差放大器和PMOS通晶體管組成。輸出電流通過PMOS通器件傳遞，該器件由誤差放大器控制。誤差放大器將參考電壓與輸出反饋電壓進(jìn)行比較，并放大它們之間的差值。如果反饋電壓低于參考電壓，PMOS器件的柵極會(huì)被拉低，允許更多電流通過，從而提高輸出電壓；反之，如果反饋電壓高于參考電壓，PMOS器件的柵極會(huì)被拉高，允許通過的電流減少，輸出電壓也會(huì)隨之降低。

四、關(guān)鍵設(shè)計(jì)要點(diǎn)

1. 電容選擇

• 輸出電容：ADP7112設(shè)計(jì)用于與小型陶瓷電容配合使用，但也可以使用通用電容，只要注意其有效串聯(lián)電阻（ESR）值。推薦使用ESR為0.3 Ω或更小的2.2 μF電容，以確保ADP7112的穩(wěn)定性。較大的輸出電容值可以改善ADP7112對負(fù)載電流大變化的瞬態(tài)響應(yīng)。
• 輸入旁路電容：在VIN和GND引腳之間連接一個(gè)2.2 μF的電容，可以降低電路對PCB布局的敏感性，特別是在遇到長輸入走線或高源阻抗時(shí)。如果需要大于2.2 μF的輸出電容，則應(yīng)相應(yīng)增加輸入電容。

  2. 可編程精密使能

  ADP7112使用EN引腳在正常工作條件下啟用和禁用VOUT引腳。EN引腳的閾值具有典型的100 mV磁滯，可以防止由于EN引腳噪聲導(dǎo)致的開關(guān)振蕩。通過使用兩個(gè)電阻，用戶可以對EN引腳的上下閾值進(jìn)行編程，使其高于標(biāo)稱的1.2 V閾值。

  3. 軟啟動(dòng)

  ADP7112具有內(nèi)部軟啟動(dòng)功能（SS引腳開路），可在輸出啟用時(shí)限制浪涌電流。啟動(dòng)時(shí)間約為380 μs（對于3.3 V選項(xiàng)），具體取決于輸出電壓設(shè)置。通過在SS引腳連接外部電容，可以進(jìn)一步控制軟啟動(dòng)時(shí)間。計(jì)算公式為 (S S{T I M E}(sec)=t{START-UP at 0 pF}+left(0.6 × C{S S}right) / I{s s})，其中 (t{START-UP at 0 pF}) 為 (C{ss}=0 pF) 時(shí)的啟動(dòng)時(shí)間（典型值為380 μs），(C{SS}) 為軟啟動(dòng)電容，(I{ss}) 為軟啟動(dòng)電流（典型值為1.15 μA）。

  4. 可調(diào)模式下的降噪

  在可調(diào)輸出電壓模式下，ADP7112的輸出電壓噪聲與輸出電壓成正比。為了降低輸出噪聲，可以對可調(diào)LDO電路進(jìn)行修改，在輸出電壓設(shè)置電阻分壓器中添加兩個(gè)額外的組件 (CNR) 和 (R{NR})。通過合理選擇 (R{NR}) 和 (CNR) 的值，可以將可調(diào)LDO的輸出噪聲降低到接近固定輸出ADP7112的水平。

  5. 電流限制和熱過載保護(hù)

  ADP7112具有電流限制和熱過載保護(hù)電路，能夠防止因過大的功率耗散而損壞器件。當(dāng)輸出負(fù)載達(dá)到360 mA（典型值）時(shí)，會(huì)進(jìn)行電流限制；熱過載保護(hù)會(huì)將結(jié)溫限制在最大150°C（典型值），當(dāng)結(jié)溫超過該值時(shí)，輸出會(huì)關(guān)閉，直到結(jié)溫下降到135°C以下才會(huì)重新開啟。不過，為了確保可靠運(yùn)行，仍需外部限制器件的功率耗散，使結(jié)溫不超過125°C。

  6. 熱考慮

  在低輸入 - 輸出電壓差的應(yīng)用中，ADP7112的散熱較少。但在高環(huán)境溫度和/或高輸入電壓的應(yīng)用中，封裝中耗散的熱量可能會(huì)導(dǎo)致芯片結(jié)溫超過最大結(jié)溫125°C。因此，對于所選應(yīng)用進(jìn)行熱分析非常重要?？梢允褂霉?(T{J}=T{A}+left(P{D} × theta{J A}right)) 計(jì)算結(jié)溫，其中 (T{A}) 為環(huán)境溫度，(P{D}) 為芯片的功率耗散，(theta_{J A}) 為封裝的結(jié)到環(huán)境熱阻。在設(shè)計(jì)PCB時(shí)，要根據(jù)實(shí)際情況合理選擇銅面積，以確保結(jié)溫在安全范圍內(nèi)。

五、總結(jié)

ADP7112作為一款高性能的CMOS LDO線性穩(wěn)壓器，憑借其卓越的電氣性能、低噪聲、高PSRR、低功耗等特點(diǎn)，在眾多領(lǐng)域都有廣泛的應(yīng)用前景。在實(shí)際設(shè)計(jì)中，只要我們充分了解其特性和關(guān)鍵設(shè)計(jì)要點(diǎn)，合理選擇外部元件，優(yōu)化PCB布局，就能夠充分發(fā)揮ADP7112的優(yōu)勢，為電子設(shè)備提供穩(wěn)定可靠的電源。大家在使用ADP7112的過程中，有沒有遇到過什么有趣的問題或者獨(dú)特的應(yīng)用呢？歡迎在評論區(qū)分享交流。