ADSP-2148x SHARC處理器：音頻處理領(lǐng)域的強大之選

在電子工程領(lǐng)域，高性能的處理器對于實現(xiàn)復(fù)雜的音頻處理任務(wù)至關(guān)重要。ADSP-2148x SHARC處理器憑借其卓越的性能和豐富的特性，成為了音頻處理應(yīng)用的理想選擇。今天，我們就來深入了解一下這款處理器。

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處理器概述

ADSP-2148x是SIMD SHARC家族的一員，采用了ADI的超級哈佛架構(gòu)。它與ADSP-2126x、ADSP-2136x等多種DSP在源代碼層面兼容，并且在SISD模式下與第一代ADSP-2106x SHARC處理器也能兼容。這款處理器是32位/40位浮點處理器，針對高性能音頻應(yīng)用進行了優(yōu)化，擁有大尺寸的片上SRAM、多條內(nèi)部總線以消除I/O瓶頸，還有創(chuàng)新的數(shù)字應(yīng)用接口（DAI）。

性能表現(xiàn)

從處理器基準測試數(shù)據(jù)來看，ADSP-2148x在不同算法上都展現(xiàn)出了出色的性能。例如，在400 MHz和450 MHz的時鐘頻率下，1024點復(fù)FFT（基4，帶反轉(zhuǎn)）的處理速度分別為23 μs和20.44 μs；FIR濾波器（每抽頭）的處理時間分別為1.25 ns和1.1 ns。這些數(shù)據(jù)充分證明了它在音頻處理方面的高效性。

產(chǎn)品特性

ADSP-2148x家族的不同產(chǎn)品在特性上有所差異。以ADSP-21483、ADSP-21486、ADSP-21487、ADSP-21488和ADSP-21489為例，它們在最大指令速率、RAM容量、ROM配置、音頻解碼器、PWM模塊等方面各有特點。比如ADSP-21487和ADSP-21489的最大指令速率可達450 MHz，而ADSP-21483和ADSP-21486為400 MHz；ADSP-21486、ADSP-21487和ADSP-21489擁有5 Mbits的RAM，而ADSP-21483和部分ADSP-21488為3 Mbits。

核心架構(gòu)

SIMD計算引擎

ADSP-2148x包含兩個計算處理單元，作為單指令多數(shù)據(jù)（SIMD）引擎運行。這兩個處理單元分別為PEX和PEY，每個單元都包含ALU、乘法器、移位器和寄存器文件。SIMD模式允許處理器在兩個處理單元中執(zhí)行相同的指令，但每個處理單元處理不同的數(shù)據(jù)，這種架構(gòu)在執(zhí)行數(shù)學(xué)密集型DSP算法時非常高效。同時，進入SIMD模式會使內(nèi)存和處理單元之間的帶寬翻倍，以滿足計算操作的需求。

獨立并行計算單元

每個處理單元內(nèi)部都有一組計算單元，包括算術(shù)邏輯單元（ALU）、乘法器和移位器。這些單元能夠在單個周期內(nèi)執(zhí)行所有操作，并且并行排列，從而最大限度地提高計算吞吐量。在SIMD模式下，并行的ALU和乘法器操作會在兩個處理單元中同時發(fā)生。這些計算單元支持IEEE 32位單精度浮點、40位擴展精度浮點和32位定點數(shù)據(jù)格式。

定時器

處理器包含一個核心定時器，可生成周期性軟件中斷。該定時器可以配置為使用FLAG3作為定時器過期信號。

數(shù)據(jù)寄存器文件

每個處理單元都有一個通用數(shù)據(jù)寄存器文件，用于在計算單元和數(shù)據(jù)總線之間傳輸數(shù)據(jù)，并存儲中間結(jié)果。這些10端口、32寄存器（16個主寄存器，16個輔助寄存器）的寄存器文件，結(jié)合處理器的增強哈佛架構(gòu)，允許計算單元和內(nèi)部內(nèi)存之間無限制的數(shù)據(jù)流動。

上下文切換

處理器的許多寄存器都有輔助寄存器，在中斷服務(wù)期間可以激活這些輔助寄存器以實現(xiàn)快速上下文切換。數(shù)據(jù)寄存器、DAG寄存器和乘法器結(jié)果寄存器都有輔助寄存器，主寄存器在復(fù)位時處于活動狀態(tài)，而輔助寄存器由模式控制寄存器中的控制位激活。

通用寄存器

通用寄存器可用于通用任務(wù)。USTAT（4）寄存器允許對所有外設(shè)寄存器（控制/狀態(tài)）進行簡單的位操作，如設(shè)置、清除、切換、測試和異或。數(shù)據(jù)總線交換寄存器（PX）允許在64位PM數(shù)據(jù)總線和64位DM數(shù)據(jù)總線之間，或在40位寄存器文件和PM/DM數(shù)據(jù)總線之間傳遞數(shù)據(jù)。

單周期取指令和四個操作數(shù)

ADSP-2148x采用增強的哈佛架構(gòu)，數(shù)據(jù)內(nèi)存（DM）總線傳輸數(shù)據(jù)，程序內(nèi)存（PM）總線傳輸指令和數(shù)據(jù)。通過獨立的程序和數(shù)據(jù)內(nèi)存總線以及片上指令緩存，處理器可以在單個周期內(nèi)同時獲取四個操作數(shù)（每個數(shù)據(jù)總線兩個）和一個指令（從緩存中）。

指令緩存

處理器包含一個片上指令緩存，支持三總線操作，用于獲取指令和四個數(shù)據(jù)值。緩存僅對那些取指令與PM總線數(shù)據(jù)訪問沖突的指令進行緩存，這使得核心的循環(huán)操作（如數(shù)字濾波器的乘累加和FFT蝶形處理）能夠全速執(zhí)行。

數(shù)據(jù)地址生成器

兩個數(shù)據(jù)地址生成器（DAGs）用于間接尋址和在硬件中實現(xiàn)循環(huán)數(shù)據(jù)緩沖區(qū)。循環(huán)緩沖區(qū)允許高效地編程延遲線和其他數(shù)字信號處理所需的數(shù)據(jù)結(jié)構(gòu)，常用于數(shù)字濾波器和傅里葉變換。兩個DAGs包含足夠的寄存器，可創(chuàng)建多達32個循環(huán)緩沖區(qū)（16個主寄存器集，16個輔助寄存器集），并且能夠自動處理地址指針的回繞，減少開銷，提高性能，簡化實現(xiàn)。

靈活的指令集

48位指令字可容納各種并行操作，便于簡潔編程。例如，處理器可以在兩個處理單元中有條件地執(zhí)行乘法、加法和減法操作，同時進行分支并從內(nèi)存中獲取多達四個32位值，所有這些操作都可以在一條指令中完成。

可變指令集架構(gòu)（VISA）

除了支持以前SHARC處理器的標準48位指令外，ADSP-2148x還支持16位和32位的新指令。這種可變指令集架構(gòu)（VISA）通過去除48位指令中的冗余/未使用位，創(chuàng)建更高效、更緊湊的代碼。程序序列器支持從內(nèi)部和外部SDRAM內(nèi)存中獲取這些16位和32位指令，但不支持異步內(nèi)存接口（AMI）。要使用VISA功能，源模塊需要使用VISA選項進行構(gòu)建，以便代碼生成工具能夠創(chuàng)建更高效的操作碼。

片上內(nèi)存

不同型號的ADSP-2148x處理器在片上內(nèi)存容量上有所不同。ADSP-21488汽車產(chǎn)品包含2 Mbits的內(nèi)部RAM，ADSP-21483和部分ADSP-21488處理器包含3 Mbits的內(nèi)部RAM，ADSP-21486、ADSP-21487和ADSP-21489處理器包含5 Mbits的內(nèi)部RAM。每個內(nèi)存塊都支持核心處理器和I/O處理器的單周期獨立訪問。處理器的SRAM可以配置為多種不同字長的數(shù)據(jù)存儲，并且支持16位浮點存儲格式，通過單條指令即可實現(xiàn)32位浮點和16位浮點格式之間的轉(zhuǎn)換。

ROM安全特性

ADSP-2148x具有ROM安全特性，通過防止對內(nèi)部代碼的未經(jīng)授權(quán)讀取來為用戶軟件代碼提供硬件支持。使用此功能時，處理器不會從外部加載代碼，而是僅從內(nèi)部ROM執(zhí)行。此外，處理器不能通過JTAG端口自由訪問，每個客戶將被分配一個唯一的64位密鑰，必須通過JTAG或測試訪問端口掃描該密鑰，設(shè)備會忽略錯誤的密鑰，只有在掃描正確的密鑰后才能使用仿真功能。

片上內(nèi)存帶寬

內(nèi)部內(nèi)存架構(gòu)允許程序同時對四個塊中的任何一個進行四次訪問（假設(shè)沒有塊沖突）。總帶寬通過DMD和PMD總線（2 × 64位，CCLK速度）以及IOD0/1總線（2 × 32位，PCLK速度）實現(xiàn)。

外設(shè)架構(gòu)

外部內(nèi)存

外部端口接口支持通過核心和DMA訪問外部內(nèi)存，外部內(nèi)存地址空間分為四個銀行。每個銀行可以編程為異步或同步內(nèi)存，外部端口由異步內(nèi)存接口（AMI）、SDRAM控制器和仲裁邏輯組成。AMI支持與SRAM、FLASH等設(shè)備通信，SDRAM控制器支持與標準SDRAM設(shè)備進行無縫接口，但ADSP-21486產(chǎn)品不具備SDRAM控制器功能。

外部端口

外部端口為各種行業(yè)標準內(nèi)存設(shè)備提供高性能、無縫接口。176引腳LQFP封裝的外部端口可通過其獨立的內(nèi)部內(nèi)存控制器與同步和/或異步內(nèi)存設(shè)備接口。

異步內(nèi)存控制器

異步內(nèi)存控制器為多達四個獨立的內(nèi)存銀行或I/O設(shè)備提供可配置接口。每個銀行可以獨立編程不同的時序參數(shù)，從而能夠連接到各種內(nèi)存設(shè)備，如SRAM、閃存和EPROM，以及與標準內(nèi)存控制線接口的I/O設(shè)備。

SDRAM控制器

SDRAM控制器為多達四個獨立的行業(yè)標準SDRAM設(shè)備提供接口，速度可達(f_{SDCLK})。每個銀行都有自己的內(nèi)存選擇線（MS0 - MS3），可以配置為包含4M字節(jié)到256M字節(jié)的內(nèi)存。需要注意的是，該功能在ADSP-21486型號中不可用。

SIMD訪問外部內(nèi)存

處理器上的SDRAM控制器支持在64位EPD（外部端口數(shù)據(jù)總線）上進行SIMD訪問，這使得在正常字空間（NW）中可以訪問PEy單元上的互補寄存器，無需在數(shù)據(jù)位于外部SDRAM內(nèi)存時顯式訪問互補寄存器。

VISA和ISA訪問外部內(nèi)存

ADSP-2148x處理器上的SDRAM控制器支持VISA代碼操作，由于VISA指令經(jīng)過壓縮，因此可以減少內(nèi)存負載。此外，總線取指也會減少，在最佳情況下，一次48位取指包含三條有效指令。同時，也支持傳統(tǒng)ISA操作的代碼執(zhí)行，但無論使用VISA還是ISA，代碼執(zhí)行僅支持從銀行0進行。

脈沖寬度調(diào)制（PWM）

PWM模塊是一個靈活的、可編程的PWM波形發(fā)生器，可用于生成各種應(yīng)用所需的開關(guān)模式，如電機和發(fā)動機控制或音頻功率控制。它可以生成中心對齊或邊緣對齊的PWM波形，并且可以在配對模式下生成兩個輸出的互補信號，或在非配對模式下生成獨立信號。整個PWM模塊有四組四個PWM輸出，共生成16個PWM輸出。

MediaLB

ADSP-2148x處理器的汽車型號具有MLB接口，允許處理器作為媒體本地總線設(shè)備運行。它支持3引腳和5引腳媒體本地總線協(xié)議，速度可達1024 FS（49.25 Mbits/sec，(FS = 48.1 kHz)），每個媒體本地總線幀最多支持31個邏輯通道和124字節(jié)的數(shù)據(jù)。

數(shù)字應(yīng)用接口（DAI）

DAI允許各種外設(shè)連接到任何DAI引腳（DAI_P20 - 1），通過信號路由單元（SRU）進行連接。SRU是一個矩陣路由單元，允許在軟件控制下互連DAI提供的外設(shè)，從而使DAI相關(guān)外設(shè)能夠用于更廣泛的應(yīng)用。DAI包括八個串行端口、四個精密時鐘發(fā)生器（PCG）、一個S/PDIF收發(fā)器、四個ASRC和一個輸入數(shù)據(jù)端口（IDP）。

串行端口（SPORTs）

ADSP-2148x具有八個同步串行端口，為各種數(shù)字和混合信號外設(shè)提供低成本接口。這些串行端口由兩條數(shù)據(jù)線、一個時鐘和一個幀同步信號組成，數(shù)據(jù)線可以編程為發(fā)送或接收，每個數(shù)據(jù)線都有一個專用的DMA通道。串行端口可以支持多達16個發(fā)送或16個接收DMA通道的音頻數(shù)據(jù)，或者四個每幀128通道的全雙工TDM流。

S/PDIF兼容數(shù)字音頻接收器/發(fā)送器

S/PDIF接收器/發(fā)送器沒有單獨的DMA通道，它接收串行格式的音頻數(shù)據(jù)并將其轉(zhuǎn)換為雙相編碼信號。串行數(shù)據(jù)輸入可以格式化為左對齊、I2S或右對齊，字寬為16、18、20或24位。

異步采樣率轉(zhuǎn)換器（SRC）

異步采樣率轉(zhuǎn)換器包含四個SRC塊，與AD1896 192 kHz立體聲異步采樣率轉(zhuǎn)換器使用相同的核心，提供高達128 dB的SNR。SRC塊可用于在獨立立體聲通道上執(zhí)行同步或異步采樣率轉(zhuǎn)換，而無需使用內(nèi)部處理器資源。四個SRC塊也可以配置為一起工作，以轉(zhuǎn)換多通道音頻數(shù)據(jù)而不會出現(xiàn)相位失配。

輸入數(shù)據(jù)端口（IDP）

IDP提供多達八個串行輸入通道，每個通道都有自己的時鐘、幀同步和數(shù)據(jù)輸入。八個通道會自動復(fù)用到一個32位、深度為八的FIFO中，數(shù)據(jù)始終格式化為64位幀并分為兩個32位字。串行協(xié)議設(shè)計用于接收I2S、左對齊樣本對或右對齊模式的音頻通道。此外，IDP還提供一個并行數(shù)據(jù)采集端口（PDAP），可用于接收并行數(shù)據(jù)。

精密時鐘發(fā)生器（PCG）

PCG由四個單元組成，每個單元從時鐘輸入信號生成一對信號（時鐘和幀同步）。這些單元在功能上相同且相互獨立，生成的兩個信號通常用作串行位時鐘/幀同步對。PCG A和B的輸出可以通過DAI引腳路由，PCG C和D的輸出可以驅(qū)動到DAI以及DPI引腳。

數(shù)字外設(shè)接口（DPI）

ADSP-2148x SHARC處理器具有數(shù)字外設(shè)接口，提供與兩個串行外設(shè)接口端口（SPI）、一個通用異步接收器 - 發(fā)送器（UART）、12個標志、一個2線接口（TWI）、三個PWM模塊（PWM3 - 1）和兩個通用定時器的連接。

串行外設(shè)（兼容）接口（SPI）

SPI是一種行業(yè)標準的同步串行鏈路，使SPI兼容端口能夠與其他SPI兼容設(shè)備通信。它由兩條數(shù)據(jù)線、一個設(shè)備選擇引腳和一個時鐘引腳組成，是一個全雙工同步串行接口，支持主模式和從模式。SPI端口可以在多主環(huán)境中工作，通過與多達四個其他SPI兼容設(shè)備接口，既可以作為主設(shè)備也可以作為從設(shè)備。

UART端口

處理器提供一個全雙工通用異步接收器 - 發(fā)送器（UART）端口，與PC標準UART完全兼容。UART端口為其他外設(shè)或主機提供簡化的UART接口，支持全雙工、DMA支持的串行數(shù)據(jù)異步傳輸。它還具有多處理器通信能力，使用9位地址檢測，可通過RS - 485數(shù)據(jù)接口標準用于多點網(wǎng)絡(luò)。

定時器

ADSP-2148x共有三個定時器：一個核心定時器可生成周期性軟件中斷，兩個通用定時器可生成周期性中斷，并可獨立設(shè)置為三種模式之一：脈沖波形生成模式、脈沖寬度計數(shù)/捕獲模式和外部事件看門狗模式。

2線接口端口（TWI）

TWI是一種雙向2線串行總線，用于移動8位數(shù)據(jù)，同時符合I2C總線協(xié)議。TWI模塊具有7位尋址、同時作為控制器和目標操作的能力、數(shù)字濾波和定時事件處理、100 kbps和400 kbps的數(shù)據(jù)速率以及低中斷率等特點。

I/O處理器特性

DMA控制器

處理器的片上DMA控制器允許在無需處理器干預(yù)的情況下進行數(shù)據(jù)傳輸。DMA控制器獨立于處理器核心運行，在核心同時執(zhí)行程序指令時，DMA操作可以同時進行。DMA傳輸可以在ADSP-2148x的內(nèi)部內(nèi)存和其串行端口、SPI兼容端口、IDP、PDAP或UART之間進行。

延遲線DMA

處理器提供延遲線DMA功能，允許處理器以有限的核心交互對外部延遲線緩沖區(qū)（從而對外部內(nèi)存）進行讀寫操作。

分散/聚集DMA

處理器提供分散/聚集DMA功能，允許處理器對非連續(xù)內(nèi)存塊進行DMA讀寫操作。

FFT加速器

FFT加速器實現(xiàn)了一個基2復(fù)數(shù)/實數(shù)輸入、復(fù)數(shù)輸出的FFT，無需核心干預(yù)，運行頻率為外設(shè)時鐘頻率。

FIR加速器

FIR（有限脈沖響應(yīng)）加速器由一個1024字的系數(shù)內(nèi)存、一個1024字深的數(shù)據(jù)延遲線和四個MAC單元組成，由一個控制器管理，運行頻率為外設(shè)時鐘頻率。

IIR加速器

IIR（無限脈沖響應(yīng)）加速器由一個1440字的系數(shù)內(nèi)存用于存儲雙二階系數(shù)、一個數(shù)據(jù)內(nèi)存用于存儲中間數(shù)據(jù)和一個MAC單元組成，由一個控制器管理，運行頻率為外設(shè)時鐘頻率。

看門狗定時器

看門狗定時器用于監(jiān)督系統(tǒng)軟件的穩(wěn)定性。軟件需要定期重新加載看門狗定時器，以防止定時器過期。如果定時器過期，則表明系統(tǒng)軟件可能失控。32位看門狗定時器可以實現(xiàn)軟件看門狗功能，通過在定時器過期時生成系統(tǒng)復(fù)位，將處理器強制進入已知狀態(tài)，從而提高系統(tǒng)可靠性。需要注意的是，該功能僅在176引腳封裝中可用。

系統(tǒng)設(shè)計

程序啟動

ADSP-2148x的內(nèi)部內(nèi)存在系統(tǒng)上電時可以從8位EPROM通過外部端口、SPI主設(shè)備或SPI從設(shè)備啟動。啟動模式由176引腳封裝的BOOT_CFG2 - 0引腳或100引腳封裝的BOOT_CFG1 - 0引腳確定。

電源供應(yīng)

處理器的內(nèi)部（VDD_INT）和外部（VDD_EXT）電源供應(yīng)有單獨的連接。內(nèi)部電源必須滿足VDDINT規(guī)格，外部電源必須滿足(V{DDEXT})規(guī)格，所有外部電源引腳必須連接到同一個電源。為了減少噪聲耦合，PCB應(yīng)使用(V{DD_INT})和GND的并行電源和接地平面。

靜態(tài)電壓縮放（SVS）

部分ADSP-2148x型號在VDD_INT電源上具有靜態(tài)電壓