做過(guò) PCIe Gen6/7 或 DDR5 Signoff 的工程師，大多遇到過(guò)同一個(gè)困境：沒(méi)有一個(gè)所有人都認(rèn)可的標(biāo)準(zhǔn)流程。有的團(tuán)隊(duì)遵循 JEDEC 規(guī)范，有的依靠長(zhǎng)期工程經(jīng)驗(yàn)給出裕量估算，整體而言仍處于"各憑經(jīng)驗(yàn)"的階段。

這不是工具廠(chǎng)商實(shí)現(xiàn)得不夠好，也不是 EDA 行業(yè)還不夠努力——根源在于當(dāng)前主流方法論本身存在算法層面的先天局限，而這一問(wèn)題正隨著新一代高速接口的演進(jìn)被持續(xù)放大。

在 IIC Shanghai 2026，巨霖科技技術(shù)支持總監(jiān)董佳龍以《高速接口 SI Signoff 仿真對(duì) SPICE 的挑戰(zhàn)》為題發(fā)表主題演講，從 EDA 工具提供者與 SPICE 算法的視角，系統(tǒng)拆解了這一困局的根源，并分享了方向性思考。

背景：SPICE的三次演進(jìn)與統(tǒng)計(jì)域的崛起

SPICE 的發(fā)展史，是一部用效率換取工程可行性的歷史，大致以 20 年為一個(gè)分界線(xiàn)，經(jīng)歷了三次關(guān)鍵躍遷。

1970 年代，UC Berkeley 推出開(kāi)源 SPICE，以基爾霍夫定律與牛頓-拉夫遜迭代法精確求解每個(gè)電路節(jié)點(diǎn)的電流與電壓狀態(tài)，精度極高，很快成為 IC 設(shè)計(jì)不可或缺的基礎(chǔ)工具。到了 1990 年代，隨著電路規(guī)模擴(kuò)張至數(shù)十萬(wàn)乃至數(shù)百萬(wàn)晶體管級(jí)別，True-SPICE 所需的仿真時(shí)間從數(shù)天延伸至數(shù)月，工程上已無(wú)法接受——FastSPICE 應(yīng)運(yùn)而生，通過(guò)局部近似換取數(shù)量級(jí)的速度提升，以可接受的精度損失解決了規(guī)模瓶頸。

進(jìn)入 2010 年代，速率邁入 Gbps 級(jí)別，誤碼率（BER）成為 Signoff 的核心指標(biāo)，要求驗(yàn)證至 1e-12 乃至 1e-16 的極低錯(cuò)誤概率。這意味著理論上需要仿真 101? 量級(jí)的比特?cái)?shù)，即便 FastSPICE 也需數(shù)百年——全瞬態(tài)方法在此徹底失效。于是，統(tǒng)計(jì)域算法（Statistical Eye）作為 SPICE 的自然延伸被引入：以 SPICE 仿真得到的階躍響應(yīng)為"原料"，在統(tǒng)計(jì)域直接計(jì)算眼圖概率分布與裕量，配合 IBIS 行為級(jí)模型，從根本上繞開(kāi)了 BER 仿真的時(shí)間瓶頸。

這三種形態(tài)并非誰(shuí)淘汰誰(shuí)的關(guān)系，而是各有其不可替代的生態(tài)位：True-SPICE 是精度基準(zhǔn)，F(xiàn)astSPICE 是規(guī)模仿真的工程選擇，Statistical Eye 是 BER 驗(yàn)證的效率解法。他們之間是共存，而非迭代替代。

困局：現(xiàn)有方法論的結(jié)構(gòu)性裂縫

理解了 SPICE 的演進(jìn)邏輯，就能理解今天 SI Signoff 面臨的困境從何而來(lái)。

目前 Signoff 的 SI 仿真大致分為兩條路：帶 Jitter 仿真與不帶 Jitter 仿真。不帶 Jitter 的方案依賴(lài) Vendor 預(yù)先提供 Jitter 指標(biāo)，工程師據(jù)此對(duì)裕量進(jìn)行修正，要求仿真后達(dá)到相應(yīng)的眼高眼寬即可。這種方式的問(wèn)題在于，Vendor 給出的 Jitter 值可信度難以獨(dú)立驗(yàn)證——SoC 往往需要搭配多種 DRAM，不同組合的行為不可能完全一致；加之 Vendor 傾向于給出偏保守的估算以規(guī)避責(zé)任，實(shí)際上會(huì)吃掉更大的設(shè)計(jì)裕量。

帶 Jitter 仿真則面臨另一個(gè)難題：如何對(duì) Jitter 本身建模。通道對(duì) Jitter 存在放大效應(yīng)，而隨機(jī)抖動(dòng)（RJ）的統(tǒng)計(jì)特性需要大量比特才能體現(xiàn)——仿真比特?cái)?shù)少了，結(jié)果失真；比特?cái)?shù)多了，仿真時(shí)間又不可接受。這一矛盾至今沒(méi)有令人滿(mǎn)意的解法。

統(tǒng)計(jì)域算法（Channel Simulation）本身也有其固有局限。整套算法建立在線(xiàn)性疊加的數(shù)學(xué)假設(shè)之上，而真實(shí)電路中的串?dāng)_、電源噪聲等干擾本質(zhì)上是非線(xiàn)性的，無(wú)法被安全地線(xiàn)性化。MER 等后續(xù)算法對(duì)此有所改善，但精度缺陷根植于算法底層，無(wú)法從根本上消除。這一問(wèn)題并非 EDA 工具廠(chǎng)商實(shí)現(xiàn)水平的問(wèn)題，而是算法框架本身的先天約束。

至于 Bit-by-Bit 仿真，最大的挑戰(zhàn)在于外插精度：仿真比特?cái)?shù)有限時(shí)，必須通過(guò)數(shù)學(xué)模型外插到目標(biāo) BER。目前業(yè)界普遍采用雙 Dirac 模型，但這一假設(shè)是否普適，始終存疑。

綜合來(lái)看，Channel Simulation 速度可用、功能覆蓋全，但精度存在算法層面的先天缺陷；Full Transient 精度無(wú)可挑剔，但效率與功能靈活性均不滿(mǎn)足工程需求——兩條路各有軟肋，而 Signoff 恰恰需要兩者兼顧。正因如此，DDR5 等高速接口至今沒(méi)有形成業(yè)界公認(rèn)的統(tǒng)一 Signoff 標(biāo)準(zhǔn)，大型廠(chǎng)商憑經(jīng)驗(yàn)積累自定一套，中小團(tuán)隊(duì)則往往不得不在精度與可行性之間做出妥協(xié)。

研究基礎(chǔ)：從True-SPICE到系統(tǒng)級(jí)SI仿真

在討論上述問(wèn)題之前，有必要說(shuō)明巨霖科技在 SPICE 各層級(jí)所做的研究與工程實(shí)踐——這是后續(xù)探討得以成立的前提。

PanosSPICE 是巨霖科技自研的 True-SPICE 仿真引擎，集成了 BSIM3/4、PSP、BSIMCMG、VBIC 等主流器件模型，并與東南大學(xué)聯(lián)合開(kāi)發(fā)了 GaN 與 SiC 第三代半導(dǎo)體 Level 90/91 物理器件模型，填補(bǔ)了新興功率器件仿真領(lǐng)域的模型空白。在仿真精度方面，PanosSPICE 已通過(guò)多家頭部客戶(hù)的獨(dú)立驗(yàn)證，被認(rèn)定為模擬/混合信號(hào) IC 設(shè)計(jì)與 IP 驗(yàn)證場(chǎng)景下達(dá)到 Golden 標(biāo)準(zhǔn)的 Signoff 級(jí)仿真工具。

SIDesigner 是巨霖在系統(tǒng)級(jí) SI/PI 仿真方向的工程實(shí)踐成果——一站式 SI/PI 仿真平臺(tái)，覆蓋業(yè)界主流 SI/PI 仿真工具的所有核心場(chǎng)景，瞬態(tài)仿真與 Statistical Eye 精度均達(dá)到 Golden 級(jí)別。平臺(tái)亦涵蓋與客戶(hù)聯(lián)合開(kāi)發(fā)的若干工程增值功能：DFQ（基于 DOE+RSM+ANOVA 的多變量設(shè)計(jì)空間優(yōu)化）、BERC（融合時(shí)域與通道仿真的 BER Contour 預(yù)測(cè)，覆蓋 DDR4/5、GDDRx、UCIe 等主流高速并行接口）以及 RS-Code 仿真（評(píng)估 RSFEC 在實(shí)際通道中的糾錯(cuò)效果）。

這說(shuō)明一個(gè)事實(shí)：從 True-SPICE 引擎到統(tǒng)計(jì)域算法，再到系統(tǒng)級(jí) SI/PI 全鏈路仿真，巨霖科技在 SPICE 各個(gè)算法層級(jí)均有持續(xù)的研究投入與工程驗(yàn)證積累。正是基于這一基礎(chǔ)，對(duì)于當(dāng)前高速接口 Signoff 所面臨的挑戰(zhàn)，我們認(rèn)為有條件做進(jìn)一步的研究與探索。

答案會(huì)不會(huì)在另一個(gè)方向？

帶著上述認(rèn)知，我們一直在想一個(gè)問(wèn)題：

FastSPICE 是在 True-SPICE 精度與 Statistical Eye 速度之間做了折中，但它本質(zhì)上仍更偏向 True-SPICE——畢竟是晶體管級(jí)的瞬態(tài)仿真。那么，有沒(méi)有可能存在一種"反向的折中"——同樣是兩者之間的權(quán)衡，但這次偏向統(tǒng)計(jì)域一側(cè)？

如果說(shuō) Channel Simulation 的根本問(wèn)題在于線(xiàn)性假設(shè)帶來(lái)的精度天花板，那一個(gè)可能的思路是：重新把目光轉(zhuǎn)回瞬態(tài)仿真，但以不同的方式使用它。

不是跑全量 BER 比特、不追求極致的精度，而是仿真一批具有代表性的 worst-case pattern——這些 pattern 足夠長(zhǎng)、足夠典型，能夠反映系統(tǒng)的非線(xiàn)性行為與最差場(chǎng)景；在這個(gè)過(guò)程中，如果能靈活引入均衡算法甚至 AMI 仿真，就能突破傳統(tǒng) SPICE 流程在功能靈活性上的限制；最后再對(duì)這批結(jié)果做統(tǒng)計(jì)分析，估算 BER 與眼圖裕量。

這樣的流程，速度上不會(huì)像傳統(tǒng) Channel Simulation 那么快，但也許能在幾個(gè)小時(shí)內(nèi)出結(jié)果；精度上不會(huì)像 Full Transient 那么完整，但有望在真正的晶體管級(jí)仿真基礎(chǔ)上，給出比純統(tǒng)計(jì)域方法更可靠的數(shù)字。

這只是一個(gè)方向性的思考，問(wèn)題本身遠(yuǎn)比答案多。能不能做到、做到哪個(gè)程度，有待更多的驗(yàn)證。但我們認(rèn)為，這個(gè)方向值得認(rèn)真探索。

結(jié)語(yǔ)

隨著 DDR5、HBM、UCIe 等高速接口標(biāo)準(zhǔn)持續(xù)演進(jìn)，以及 AI 芯片對(duì)系統(tǒng)級(jí)仿真精度要求的不斷提升，Signoff 流程的精度門(mén)檻只會(huì)越來(lái)越高，而精度與效率之間的結(jié)構(gòu)性矛盾也將愈發(fā)凸顯。如何在工程可行的時(shí)間窗口內(nèi)完成真正可信賴(lài)的仿真驗(yàn)證，是整個(gè)行業(yè)必須正視的挑戰(zhàn)。

面向未來(lái)，巨霖科技將始終秉持"精準(zhǔn)仿真，賦能未來(lái)"的使命，持續(xù)深耕"電路"與"電磁"仿真技術(shù)，緊密?chē)@產(chǎn)業(yè)前沿需求，與戰(zhàn)略客戶(hù)及產(chǎn)業(yè)鏈伙伴持續(xù)深入合作，不斷打造和推出新的業(yè)界標(biāo)桿產(chǎn)品。