在高速PCB設(shè)計領(lǐng)域，隨著信號速率不斷攀升至GHz級別，差分信號的相位同步精度、鏈路延遲管控早已成為決定設(shè)計成敗的核心關(guān)卡。手工調(diào)諧差分對內(nèi)/對內(nèi)延遲、校準相位偏差，不僅要反復迭代走線長度、反復仿真驗證，耗時耗力；稍有疏忽就會引發(fā)信號畸變、時序違例、眼圖劣化等問題，后期返工成本極高，更是嚴重拖慢項目交付周期。

針對高速設(shè)計的時序調(diào)諧痛點，Cadence Allegro 推出兩大智能自動化利器——AiPT（AI-driven Phase Tuning，智能相位調(diào)諧）與AiDT（AI-driven Delay Tuning，智能延遲調(diào)諧），堪稱高速PCB時序設(shè)計的“黃金搭檔”。這對時序雙引擎依托AI算法賦能，徹底顛覆傳統(tǒng)手工調(diào)諧模式，把復雜、繁瑣、易出錯的相位校準、延遲匹配工作全流程自動化，精準攻克高速差分信號的時序管控難題。

一、

什么是AiPT和AiDT？

Auto-Interactive Phase Tuning（簡稱AiPT）和Auto-Interactive Delay Tuning（簡稱AiDT）是Allegro時序環(huán)境（ATE）中的兩大核心工具，分別專注于解決差分信號的相位匹配和延遲控制問題。

AiPT：專攻相位匹配，筑牢差分信號同步根基

AiPT聚焦差分信號相位一致性核心需求，針對差分對內(nèi)偏移、跨對相位偏差等高頻問題，通過AI智能算法實時分析信號鏈路特性，自動優(yōu)化走線拓撲、補償相位差，無需工程師手動拖拽走線、反復測算。無論是高速串行總線、差分時鐘還是射頻差分鏈路，都能快速實現(xiàn)高精度相位匹配，杜絕因相位失衡導致的信號干擾、共模噪聲放大問題，從源頭保障信號完整性。

AiDT：精控鏈路延遲，守住時序收斂底線

AiDT主打智能延遲調(diào)諧，針對高速鏈路的時序裕量、路徑延遲、組內(nèi)延遲匹配等嚴苛要求，精準量化延遲偏差，智能規(guī)劃等長走線、補償延遲差異，兼顧走線美觀性與布線空間利用率。相比手工調(diào)諧的粗放式管控，AiDT能嚴格貼合設(shè)計規(guī)范與時序約束，大幅提升延遲控制精度，縮短時序收斂周期，讓高速接口、多鏈路同步設(shè)計的時序達標率直線上升。

圖1：差分相位流程圖

當您同時有動態(tài)和靜態(tài)相位要求時，建議啟用AiPT提供的所有補償技術(shù)并運行該工具。

01

AiPT：高速信號的相位守護者

ENTERPRISE

AiPT與AiDT各司其職又深度協(xié)同，AiPT筑牢相位同步基礎(chǔ)，AiDT精準把控延遲閾值，二者聯(lián)動實現(xiàn)高速PCB時序設(shè)計的全流程智能化。工程師無需深陷繁瑣的手工調(diào)諧、重復仿真工作，既能徹底規(guī)避人為失誤，又能將精力聚焦于架構(gòu)規(guī)劃、信號完整性優(yōu)化等核心設(shè)計環(huán)節(jié)，真正實現(xiàn)降本、提效、提質(zhì)三重突破。

AiPT 依托 Timing Vision 精準計算差分對內(nèi)相位不平衡量，自動智能調(diào)整走線，實現(xiàn)差分對相位精準匹配。

核心功能

自動計算相位失配量

智能識別并選擇最優(yōu)補償位置

不破壞、不影響現(xiàn)有走線結(jié)構(gòu)

菜單路徑

Route → Unsupported Prototypes → Auto-Interactive Phase Tuning

使用前準備

圖2：Timing Vision - 相位設(shè)置

在相位模式下，Timing Vision是一個三色系統(tǒng)，沒有"稍短"或"稍長"的顏色代碼。

建議先解決所有非耦合長度DRC錯誤，因為AiPT的某些補償技術(shù)可能會增加非耦合長度。

三種補償位置

圖3：補償技術(shù)

內(nèi)存控制器(MC)是高引腳數(shù)元件，DIMM或DRAM是低引腳數(shù)元件。

五大補償技術(shù)（按優(yōu)先級）

圖4：補償技術(shù)

Options選項卡上的技術(shù)順序是按優(yōu)先級排列的。

圖5：Pad Entry Shortening

Pad Entry Shortening的可能使用模型，指出了與Allow gather move的關(guān)聯(lián)

圖6：Pad Entry Lengthening 示例

Pad Entry Lengthening不會環(huán)繞焊盤超過180度。

圖7：Allow off-angle segs 示例

在緊密的引腳區(qū)域中使用非角度線段。

圖8：Allow gather move 示例

與Pad Entry Shortening配合使用，通過移動聚集點使長邊變短。

圖9：Allow uncoupled Bumps

允許工具將相位補償延遲凸塊放入cline中。

圖10：Uncoupled Bump 示例

每個非耦合部分的長度間隙由設(shè)置的Length和Height值控制。

使用技巧

當相位未滿足要求時，使用右鍵菜單中的Oops命令回退，調(diào)整選項后重新運行。補償不一定發(fā)生在你關(guān)注的區(qū)域，記得查看整條走線。

02

AiDT：精準延遲控制

ENTERPRISE

核心能力

AiDT從約束管理器獲取延遲差距數(shù)據(jù)，通過創(chuàng)建調(diào)諧模式，讓走線滿足延遲要求。

自動計算延遲差距

支持兩種調(diào)諧模

不影響已有相位調(diào)諧結(jié)構(gòu)

菜單路徑：Route – Auto-Interactive Delay Tuning

圖11：用于AiDT的Timing Vision設(shè)置

每次開始設(shè)計都應(yīng)重復此流程，尤其是時序組和更新目標部分。

三步成功法：SEE

圖12：AiDT - 成功的三個步驟 SEE

這些步驟概述了Timing Vision、時序組的設(shè)置以及選項的調(diào)整。

兩種調(diào)諧模式：Accordion（手風琴式）、Trombone（長號式）

Accordion（手風琴式）：類似手風琴的折疊結(jié)構(gòu)，通過來回繞線增加延遲。

圖13：Accordion參數(shù)

關(guān)鍵參數(shù)包括最小/最大幅度、間距、拐角類型和斜接尺寸。

圖14：Accordion參數(shù)（續(xù)）

斜接尺寸控制最小45度拐角尺寸。

Trombone（長號式）：類似長號的伸縮結(jié)構(gòu)，通過增加繞線級數(shù)調(diào)整延遲。

圖15：Trombone參數(shù)

關(guān)鍵參數(shù)包括最小幅度、間距、拐角類型和最大級別數(shù)。

圖16：Trombone參數(shù)（續(xù)）

最大級別數(shù)控制最大繞線數(shù)量，默認為1級。

高級設(shè)置

設(shè)計規(guī)劃束具有可應(yīng)用于它們的調(diào)諧參數(shù)屬性，允許在不同束上設(shè)置不同參數(shù)。

圖17： Bundle Options - Overrides, CNS Areas and Tuning Pattern

AiPT和AiDT快速對比

二、

高速設(shè)計實操黃金法則

ENTERPRISE

1. 先相位、后延遲，邏輯不可逆：必須先用AiPT徹底解決差分對內(nèi)相位偏移、時延差問題，待差分鏈路相位同步達標后，再啟動AiDT做全局延遲調(diào)諧；嚴禁顛倒順序，否則相位缺陷會放大延遲誤差，導致二次返工。

2. 每輪調(diào)諧必做DRC全量檢查：AiPT、AiDT均會產(chǎn)生非耦合線段、繞線冗余，每次自動調(diào)諧操作后，立即運行DRC校驗，重點排查非耦合長度、線間距、阻抗匹配、串擾閾值等錯誤，及時修復違規(guī)項，杜絕后期批量整改。

3. 分組調(diào)諧，循序漸進控風險：禁止一次性全選所有網(wǎng)絡(luò)批量調(diào)諧，按照高速接口類型、信號速率、時序約束等級分組處理；優(yōu)先處理高速差分對，再優(yōu)化普通單端網(wǎng)絡(luò)，降低調(diào)諧沖突，便于精準定位異常。

4. 依托Timing Vision可視化定位：充分利用工具自帶的Timing Vision時序可視化功能，通過顏色編碼、實時時延數(shù)據(jù)、異常標記提示，快速篩選相位/延遲超標網(wǎng)絡(luò)，避免盲目調(diào)諧，大幅提升排查效率。

5. 善用Oops回退，靈活迭代優(yōu)化：調(diào)諧結(jié)果不符合預期、DRC違規(guī)過多、時序未達標時，第一時間用Oops功能回退至上一步狀態(tài)；重新調(diào)整調(diào)諧參數(shù)、約束閾值、選線范圍后再重試，減少無效操作，保留設(shè)計基線。

常見問題解答

針對AiPT、AiDT調(diào)諧過程中工程師高頻遇到的疑難問題，從故障原因、解決方案、避坑技巧三維度拆解，貼合Allegro工具操作邏輯，落地性更強：

問題1：AiPT調(diào)諧后相位仍未滿足設(shè)計要求，該如何處理？

核心原因：默認補償手段不足、補償點位偏離關(guān)鍵路徑、差分對原始布線偏差過大、約束閾值設(shè)置過嚴。

分級解決方案：

- 基礎(chǔ)優(yōu)化：啟用AiPT內(nèi)置全量補償技術(shù)，勾選非耦合凸塊補償、焊盤入口精細化補償、差分線段長微調(diào)等全部選項，擴大相位補償范圍；

- 參數(shù)校準：檢查補償位置設(shè)置，優(yōu)先將補償段放在差分對中間區(qū)域、遠離焊盤/過孔的位置，避開阻抗突變點，提升補償效率；

- 手動+自動結(jié)合：針對極端相位偏差，先手動微調(diào)差分對線長、修正布線拐點，縮小相位差后，再次運行AiPT自動調(diào)諧，避免純自動調(diào)諧盲區(qū)；

- 根源排查：核查差分對布線是否存在過孔數(shù)量不對稱、耦合長度不足、層切換不一致等問題，先修復布線缺陷再調(diào)諧。

問題2：AiDT在約束區(qū)域內(nèi)調(diào)諧，存在哪些潛在風險？如何規(guī)避？

核心風險解析：Allegro中約束區(qū)域（如BGA扇出區(qū)、密集布線區(qū)、屏蔽區(qū)域）通常采用縮放線寬、加密間距的規(guī)則，AiDT手風琴/長號式繞線會進一步擠壓布線空間，引發(fā)阻抗不連續(xù)、串擾飆升、信號反射、DRC間距違規(guī)，高速信號下極易導致SI失效。

防控與補救措施：

- 前置規(guī)避：盡量在非約束區(qū)域完成AiDT延遲調(diào)諧，約束區(qū)域僅做極簡布線，禁止大面積繞線；

- 參數(shù)管控：約束區(qū)內(nèi)調(diào)諧時，降低繞線密度，禁用緊湊型繞線模式，保留足夠阻抗匹配空間；

- 驗證閉環(huán)：調(diào)諧完成后，必須做阻抗仿真+信號完整性（SI）仿真，重點核查阻抗波動、眼圖質(zhì)量、串擾衰減指標，不合格則重新調(diào)整繞線方案；

- 替代方案：約束區(qū)延遲不達標時，優(yōu)先通過層切換、調(diào)整布線路徑補償時延，而非強制繞線。

問題3：如何有效避免調(diào)諧后產(chǎn)生大批量非耦合長度DRC錯誤？

錯誤根源：AiPT的非耦合凸塊、AiDT的繞線偏移，以及Allow Gather Move、Allow Uncoupled Bumps等高級功能，會主動打破差分對耦合狀態(tài)，新增非耦合線段，觸發(fā)DRC違規(guī)。

長效避坑方案：

- 功能慎用：非極端相位/延遲偏差，禁止隨意開啟Allow Gather Move（聚集移動）、Allow Uncoupled Bumps（非耦合凸塊）功能，從源頭減少非耦合長度；

- 閾值管控：在調(diào)諧參數(shù)中設(shè)置非耦合長度上限閾值，限制單段非耦合線段長度，避免超標；

- 耦合優(yōu)先：調(diào)諧模式選擇耦合補償優(yōu)先，盡量采用耦合段內(nèi)微調(diào)，替代非耦合段補償；

- 分批校驗：調(diào)諧過程中實時監(jiān)控非耦合長度，每調(diào)諧一組網(wǎng)絡(luò)就做局部DRC檢查，及時修正，避免批量錯誤堆積；

- 后期修復：若已產(chǎn)生錯誤，通過縮短非耦合段、調(diào)整耦合間距、重新合并差分線段等方式整改，切勿忽略遺留違規(guī)。

結(jié)語

在高速 PCB 設(shè)計日益復雜的今天，時序收斂已成為決定項目成敗的關(guān)鍵環(huán)節(jié)。傳統(tǒng)依賴經(jīng)驗、反復迭代的相位與延時調(diào)整，不僅效率低下，更易引入人為誤差，極大消耗工程師的精力與項目周期。

AiPT 與 AiDT 作為 Cadence Allegro 平臺下的時序優(yōu)化雙引擎，以智能算法為核心，將復雜的相位控制、Delay Tuning 等繁瑣工作全面自動化。它們從底層邏輯上簡化時序收斂流程，精準匹配高速鏈路要求，真正把工程師從重復、機械的時序調(diào)諧中解放出來，使其能夠聚焦于架構(gòu)規(guī)劃、信號完整性、電源完整性等更具價值的核心設(shè)計。

熟練掌握 AiPT 與 AiDT，不僅是提升工具使用效率，更是升級高速 PCB 設(shè)計思維與工作方式。讓時序優(yōu)化從 “靠經(jīng)驗、拼耐心” 轉(zhuǎn)向 “靠智能、講效率”，助力你在高密度、高速度的設(shè)計挑戰(zhàn)中游刃有余，真正實現(xiàn)事半功倍、提質(zhì)增效。