AD7720：CMOS Sigma - Delta調(diào)制器的深度剖析與應(yīng)用指南

在電子設(shè)計領(lǐng)域，模數(shù)轉(zhuǎn)換器（ADC）是連接模擬世界和數(shù)字世界的關(guān)鍵橋梁。AD7720作為一款7階Sigma - Delta調(diào)制器，在高精度數(shù)據(jù)采集系統(tǒng)中有著廣泛的應(yīng)用。今天，我們就來深入了解一下這款器件。

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一、AD7720的特性亮點

1. 電氣特性

• 時鐘頻率：支持高達12.5 MHz的主時鐘頻率，為高速數(shù)據(jù)轉(zhuǎn)換提供了保障。
• 輸入范圍：可接受0 V至 +2.5 V或±1.25 V的差分輸入范圍，適應(yīng)不同的應(yīng)用場景。
• 輸出形式：單比特輸出流，方便后續(xù)數(shù)字處理。
• 動態(tài)范圍：擁有90 dB的動態(tài)范圍，能夠精確捕捉微弱信號。
• 電源供應(yīng)：AVDD和DVDD均為 +5 V ± 5%，并提供片上2.5 V電壓基準。

2. 封裝與工作溫度

采用28引腳TSSOP封裝，設(shè)計工作溫度范圍為 -40°C至 +85°C，具有良好的環(huán)境適應(yīng)性。

二、功能原理與結(jié)構(gòu)

1. 調(diào)制原理

AD7720采用Sigma - Delta轉(zhuǎn)換技術(shù)，將模擬輸入信號轉(zhuǎn)換為高速1位數(shù)據(jù)流。模擬輸入由模擬調(diào)制器連續(xù)采樣，無需外部采樣保持電路。輸入信息以“1”的密度形式包含在輸出流中，可通過適當?shù)臄?shù)字濾波器重建原始信息。

2. 功能框圖

從功能框圖中可以清晰看到各個模塊的連接和作用，包括電源引腳（AVDD、AGND、DVDD、DGND）、參考引腳（REF1、REF2）、模擬輸入引腳（VIN(+)、VIN( - )）、時鐘引腳（SCLK、MCLK）以及控制邏輯等。

三、詳細規(guī)格參數(shù)

1. 靜態(tài)性能

• 分辨率：在使用理想FIR濾波器測試時可達16位。
• 線性度：差分非線性最大為±1 LSB，保證了單調(diào)性；積分非線性在預校準和后校準階段有不同的典型值。
• 偏移和增益誤差：包括預校準和后校準的偏移誤差、增益誤差，以及偏移誤差漂移和增益誤差漂移等參數(shù)。

2. 模擬輸入

• 信號輸入跨度：雙極性模式下為±VREF2/2，單極性模式下為0至VREF2。
• 最大和最小輸入電壓：最大輸入電壓為AVDD，最小輸入電壓為0 V。
• 輸入采樣電容和采樣率：輸入采樣電容典型值為2 pF，采樣率為2 fMCLK。
• 差分輸入阻抗：與MCLK頻率相關(guān)，計算公式為 (Z{IN}=10^{9} /(8 f{MCLK}) kΩ)。

3. 參考輸入

REF1和REF2引腳具有特定的輸出電壓范圍、電壓漂移和輸出阻抗等參數(shù)，可根據(jù)需要選擇內(nèi)部或外部參考源。

4. 動態(tài)規(guī)格

在雙極性和單極性模式下，分別給出了信號與（噪聲 + 失真）比、總諧波失真、無雜散動態(tài)范圍等動態(tài)性能指標，這些指標在不同的輸入帶寬和測試條件下有所不同。

5. 時鐘和邏輯

• 時鐘參數(shù)：MCLK的占空比、高電壓和低電壓有明確的要求，以保證正常工作。
• 邏輯輸入輸出：包括輸入電流、輸入低電壓、輸入電容、輸入高電壓、輸出高電壓和輸出低電壓等參數(shù)。

6. 電源

AVDD和DVDD的電壓范圍為4.75 V至5.25 V，在不同工作模式下的電流消耗也不同，如活躍模式下最大為43 mA，待機模式下最大為25 μA。

四、電路設(shè)計與應(yīng)用要點

1. 差分輸入設(shè)計

AD7720采用差分輸入，可有效抑制共模噪聲。在單極性和雙極性模式下，輸入范圍有所不同。為了獲得低噪聲性能，驅(qū)動模擬輸入的放大器至關(guān)重要，可通過連接低通RC濾波器來改善性能。

2. 參考電路設(shè)計

內(nèi)部參考電路包括片上 +2.5 V帶隙參考和參考緩沖電路?？蛇x擇使用內(nèi)部參考或外部參考，使用外部參考時需注意連接方式和電容配置。

3. 輸入電路設(shè)計

提供了多種輸入電路示例，適用于雙極性模式操作，可將單端信號轉(zhuǎn)換為差分信號輸入到ADC。

4. 時鐘生成

可使用晶體或外部時鐘信號生成主時鐘。外部時鐘需避免振鈴，具有最小5 ns的上升時間。為減少時鐘抖動對性能的影響，應(yīng)使用低相位噪聲時鐘，并進行適當?shù)母綦x和去耦。

5. 校準與控制

通過MZERO和GC引腳可進行偏移和增益校準，校準前需先復位器件。STBY引腳可使器件進入低功耗待機模式，RESET引腳用于將調(diào)制器復位到已知狀態(tài)，DVAL引腳用于指示輸入信號過范圍導致的無效數(shù)據(jù)。

6. 接地和布局

為減少模擬和數(shù)字部分的耦合，應(yīng)將模擬和數(shù)字區(qū)域分開，使用獨立的接地平面，并在一點連接。同時，要注意避免數(shù)字線路在器件下方布線，對時鐘信號進行屏蔽，合理布局電源線路和去耦電容。

五、總結(jié)與思考

AD7720以其高精度、寬動態(tài)范圍和靈活的輸入輸出特性，為電子工程師在數(shù)據(jù)采集和處理領(lǐng)域提供了強大的工具。在實際應(yīng)用中，我們需要根據(jù)具體需求合理選擇輸入模式、參考源和時鐘源，同時注重電路設(shè)計和布局，以充分發(fā)揮其性能優(yōu)勢。大家在使用AD7720的過程中，有沒有遇到過一些特殊的問題或挑戰(zhàn)呢？歡迎在評論區(qū)分享你的經(jīng)驗和見解。