ZYNQ核心板原理圖講解

1、設計思路

ZYNQ系列的FPGA設計方法大同小異，都是PL+PS架構，只需要理清楚有多少個BANK，哪些BANK支持多少V供電和功耗，上電時序，那些BANK是PS端那些是PL端即可。目前網(wǎng)上有很多原理圖可以參考，可以根據(jù)自己的設計需求和習慣更換連接器或者電源芯片。

1.1 ZYNQ核心板架構

ZYNQ核心板的架構如下圖所示：

此圖是ZYNQ 7020 484的核心板架構，在更加高端的核心板上（900 1156封裝），PL端也可以設計用于PS端的電路，比如DDR、PHY、FLASH等。

1.2 BANK0

1、JTAG，接口用于下載程序的接口，市面上賣的下載器有15MHZ，30MHZ下載速度，JTAG在BANK0。

TCK:測試時鐘輸入

TMS：測試模式輸入

TDO：測試數(shù)據(jù)輸出

TDI：測試數(shù)據(jù)輸入

2、CFGBVS用于Bnak0的電壓選擇，BANK0支持所有IO電平標準（3.3V 1.2V 1.8V等），用多少V的電平接多少V，如果接GND則BANK0供電電壓小于等于1.8V.

3、PROGRAM_B，低電平有效，復位配置整個器件，在下降沿時配置復位初始化，上升沿時配置時序開始啟動，一般上拉。

4、INIT_B 初始化引腳或配置信號錯誤，低電平有效。

1.3 PS BANK

PS可以理解是一個高端的ARM芯片(A9 CORE)，支持OTG、SD、以太網(wǎng)等嵌入式板卡的接口，相當于RK系列的芯片，可以加一些外圍電路做出想要的功能，其中PS端還涉及到BOOT的啟動模式和MIO BANK IO電平的選擇需要注意。

常見的配置如下（MIO BANK設置為1.8V）：

啟動方式可以采用撥碼開關經(jīng)行設置（調節(jié)MIO4&MIO5的電平）。

BANK500 PS端時鐘（33.3333Mhz）和Reset：

BANK502 PS DDR

這個BANK連接DDR，需要注意的是DDR3選用的是低壓版本還是正常版本（1.35&1.5V），如果1.35V的DDR接1.5V也可以用，但是低壓版本的功耗優(yōu)勢就體現(xiàn)不出來，根據(jù)UG933 PAGE 66中的說明，DDR3的數(shù)據(jù)線除了時鐘DQS，其余的可以互換，有特殊功能的不行，比如DM信號。

1.4 PL BANK

這一部分的BANK就是純FPGA，接口以差分對的形式出現(xiàn)，每一個BANK都對應各自的電平，需要給一個50Mhz的時鐘。

PL CLK(50Mhz):

2、核心板POWER供電

2.1 上電時序

ZYNQ7020的上電時序是1V>1.8V>1.35V>3.3V>VCCIO，可以使用不同的方法依次上電，比如添加N-MOS和P-MOS配合，或者直接控制EN管腳，添加RC電路做延時，搞清楚上電時序，在數(shù)字硬件設計中，有三點是最重要的，我認為可以解決90%的問題，POWER、CLK、RESET，這三點也貫徹在調試中。

2.2 DC-DC的選擇

DC-DC的選擇很重要，需要根據(jù)每個BANK的電流做設計以及占板面積、BOM成本等，功率電感的選型也很重要，需要滿足使用電流*1.3選擇功率電感，核心板的面積是很寶貴的，如圖以下兩種核心板的電源設計就有所不同，一個使用PMU一個使用單顆電源。像使用PMU這種板子就可以做的很小，但是有個致命的缺點，如果PMU發(fā)生損壞那么主芯片肯定也會發(fā)生問題。不像單顆供電那么保險，哪路燒了換哪路。