自行設(shè)計Flash讀寫控制器的優(yōu)點在于可控性很高，缺點在于需要花費時間設(shè)計并進行穩(wěn)定性測試。相應(yīng)的，....

首選我們來聊聊時序邏輯中最基礎(chǔ)的部分D觸發(fā)器的同步異步，同步復位即復位信號隨系統(tǒng)時鐘的邊沿觸發(fā)起作用....

一般來說，每一個領(lǐng)域必然有那么幾個的先驅(qū)人物，而Nick教授就是網(wǎng)絡(luò)領(lǐng)域尤其是SDN領(lǐng)域的先驅(qū)。但N....

debug，尤其是通信芯片的debug，可以有很多的方法。一個數(shù)據(jù)幀從進入到輸出，可以在通路上的關(guān)鍵....

歡迎FPGA工程師加入官方微信技術(shù)群第一次看到以太網(wǎng)物理地址格式時，感覺很平淡。像看到IPV4和IP....

次當插上鼠標或者U盤的時候，電腦是怎么知道是什么設(shè)備的呢？這里用到的就是枚舉了。枚舉，其實就是讓HO....

最近的項目邏輯資源不夠，因為應(yīng)用需求，要一組256個四輸入的模塊，后來改吧改吧，改成了一組165個6....

在理論的基礎(chǔ)上詳細闡述了如何基于Verilog HDL搭建的數(shù)字電路，來完成來完成FIR橫向濾波器的....

本文針對Vivado中實現(xiàn)的邏輯鎖定和增量編譯進行的工程實例介紹，文中有對應(yīng)工程的下載地址。友情提示....

VGA(視頻圖形陣列)作為一種標準的顯示接口得到廣泛的應(yīng)用。依據(jù)VGA顯示原理，介紹了利用FPGA實....

Verilog的基本設(shè)計單元是“模塊”(block)。一個模塊是由兩部分組成的，一部分描述接口，另一....

操作時序（timing）：各信號有效的先后順序及配合關(guān)系