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      FPGA之家

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      約束、時序分析的概念

      很多人詢問關(guān)于約束、時序分析的問題，比如：如何設(shè)置setup，hold時間?如何使用全局時鐘和第二全....
      的頭像 FPGA之家 發(fā)表于 05-29 10:06 ?1691次閱讀
      約束、時序分析的概念

      verilog基礎(chǔ)知識介紹

      組合邏輯：任何時刻電路的穩(wěn)定輸出，僅僅取決于該時刻各個輸入變量的取值。
      的頭像 FPGA之家 發(fā)表于 05-29 09:16 ?1553次閱讀
      verilog基礎(chǔ)知識介紹

      關(guān)于AD9361的抗阻塞能力的實測

      在窄帶應(yīng)用中，零中頻軟件無線電芯片已經(jīng)非常流行，其代表是ADI公司的AD9361。
      的頭像 FPGA之家 發(fā)表于 05-26 10:17 ?3847次閱讀

      關(guān)于FPGA四輸入、六輸入基本邏輯單元LUT的一點(diǎn)理解

      我們知道FPGA由LUT、IO接口、時鐘管理單元、存儲器、DSP等構(gòu)成，我覺得最能代表FPGA特點(diǎn)的....
      的頭像 FPGA之家 發(fā)表于 05-25 09:29 ?4582次閱讀
      關(guān)于FPGA四輸入、六輸入基本邏輯單元LUT的一點(diǎn)理解

      FFT_ad采樣速率簡析

      調(diào)用quartus的ip核測量頻率和幅值，可以把程序分成四大部分。第一部分是AD采樣模塊，本次實驗用....
      的頭像 FPGA之家 發(fā)表于 05-23 14:10 ?2319次閱讀
      FFT_ad采樣速率簡析

      小波變換“變換”的是什么東西

      最后說明，我不是研究信號處理的專業(yè)人士，所以文中必有疏漏或者錯誤，如發(fā)現(xiàn)還請不吝賜教。
      的頭像 FPGA之家 發(fā)表于 05-22 09:11 ?1204次閱讀
      小波變換“變換”的是什么東西

      如何將包含XIlinx IP的用戶模塊封裝成網(wǎng)表文件

      那么如何將包含XIlinx IP的用戶模塊封裝成網(wǎng)表文件，下面將給出詳細(xì)步驟
      的頭像 FPGA之家 發(fā)表于 05-18 11:12 ?3613次閱讀
      如何將包含XIlinx IP的用戶模塊封裝成網(wǎng)表文件

      Verilog實現(xiàn)流水燈及與C語言的對比

      　　由原理圖可知僅當(dāng)FPGA的對應(yīng)管腳輸入低電平時LED才會亮，流水燈的效果可以輪流讓四個對應(yīng)管腳輸....
      的頭像 FPGA之家 發(fā)表于 05-14 14:11 ?2256次閱讀
      Verilog實現(xiàn)流水燈及與C語言的對比

      軟件與Verilog基本格式規(guī)范說明

      　　以前總是沒有記錄的習(xí)慣，導(dǎo)致遇到問題時總得重新回憶與摸索，大大降低了學(xué)習(xí)效率，從今天開始決定改掉....
      的頭像 FPGA之家 發(fā)表于 05-14 14:09 ?1687次閱讀
      軟件與Verilog基本格式規(guī)范說明

      詳細(xì)討論SERDES用到的各種關(guān)鍵技術(shù)

      隨著大數(shù)據(jù)的興起以及信息技術(shù)的快速發(fā)展，數(shù)據(jù)傳輸對總線帶寬的要求越來越高，并行傳輸技術(shù)的發(fā)展受到了時....
      的頭像 FPGA之家 發(fā)表于 05-10 14:07 ?2926次閱讀
      詳細(xì)討論SERDES用到的各種關(guān)鍵技術(shù)

      軟件與硬件平臺

      在FPGA開發(fā)過程中，如果我們把bit文件下載到FPGA中，那么當(dāng)FPGA掉電以后，bit文件就丟失....
      的頭像 FPGA之家 發(fā)表于 05-09 10:08 ?7991次閱讀
      軟件與硬件平臺

      ISE中ChipScope使用教程

      ChipScope是Xilinx提供的一個校驗FPGA設(shè)計的工具。它的本質(zhì)是一個虛擬的邏輯分析儀，能....
      的頭像 FPGA之家 發(fā)表于 05-08 16:55 ?9334次閱讀
      ISE中ChipScope使用教程

      Xilinx FPGA學(xué)習(xí)筆記：原語BUFIO的理解

      我一直沒搞明白BUFIO是干嘛用的。
      的頭像 FPGA之家 發(fā)表于 05-08 15:20 ?3891次閱讀
      Xilinx FPGA學(xué)習(xí)筆記：原語BUFIO的理解

      如何通過Vivado Synthesis中的URAM矩陣自動流水線化來實現(xiàn)最佳時序性能

      UltraRAM 原語（也稱為 URAM）可在 Xilinx UltraScale + 架構(gòu)中使用，....
      的頭像 FPGA之家 發(fā)表于 05-08 15:15 ?3349次閱讀
      如何通過Vivado Synthesis中的URAM矩陣自動流水線化來實現(xiàn)最佳時序性能

      Vivado調(diào)用Questa Sim仿真中存在的一些問題

      首先說明一下Modelsim與Questa Sim都可以與Vivado聯(lián)調(diào)，也比較相似，但是Ques....
      的頭像 FPGA之家 發(fā)表于 05-08 11:19 ?8552次閱讀
      Vivado調(diào)用Questa Sim仿真中存在的一些問題

      FPGA設(shè)計中大位寬、高時鐘頻率時序問題調(diào)試經(jīng)驗總結(jié)

      時鐘周期約束：用戶需要將設(shè)計中的所有時鐘進(jìn)行約束后，綜合器才能進(jìn)行合理的靜態(tài)時序分析。一個設(shè)計中的時....
      的頭像 FPGA之家 發(fā)表于 05-06 09:31 ?3378次閱讀
      FPGA設(shè)計中大位寬、高時鐘頻率時序問題調(diào)試經(jīng)驗總結(jié)

      FPGA設(shè)計原則總結(jié)

      這里的面積指一個設(shè)計消耗 FPGA/CPLD 的邏輯資源的數(shù)量，對于 FPGA 可以用消耗的 FF(....
      的頭像 FPGA之家 發(fā)表于 05-04 17:52 ?1112次閱讀
      FPGA設(shè)計原則總結(jié)

      基于FPGA的直方圖拉伸方案

      在視頻處理中，為了能夠?qū)崟r調(diào)節(jié)圖像的對比對，通常需要對直方圖進(jìn)行拉伸處理。
      的頭像 FPGA之家 發(fā)表于 05-04 09:38 ?2165次閱讀
      基于FPGA的直方圖拉伸方案

      Windows上使用iverilog+gtkwave仿真

      使用Verilog編寫好了功能模塊以及對應(yīng)的testbench之后，一般需要對其功能進(jìn)行仿真測試。由....
      的頭像 FPGA之家 發(fā)表于 04-28 14:06 ?5128次閱讀
      Windows上使用iverilog+gtkwave仿真

      Xilinx FPGA時序約束設(shè)計和分析

      在進(jìn)行FPGA的設(shè)計時，經(jīng)常會需要在綜合、實現(xiàn)的階段添加約束，以便能夠控制綜合、實現(xiàn)過程，使設(shè)計滿足....
      的頭像 FPGA之家 發(fā)表于 04-27 10:08 ?2663次閱讀

      按鍵抖動消除verilog設(shè)計

      按鍵作為一種機(jī)械開關(guān)，在進(jìn)行按鍵操作時，機(jī)械接觸點(diǎn)的彈性及電壓突變等原因，在機(jī)械開關(guān)合閉的時候會出現(xiàn)....
      的頭像 FPGA之家 發(fā)表于 04-27 09:55 ?2506次閱讀
      按鍵抖動消除verilog設(shè)計

      寄存器怎么賦初值??？這電路怎么工作呢？

      數(shù)字電路中，電路通過復(fù)位來啟動，復(fù)位猶如數(shù)字電路的“起搏器”，主要有下面三種方式
      的頭像 FPGA之家 發(fā)表于 04-19 14:36 ?4153次閱讀

      牛頓-拉夫遜迭代法原理及其實現(xiàn)

      直接看數(shù)學(xué)公式描述如何迭代不直觀，先來看動圖就很容易理解牛頓迭代法為什么叫迭代法以及怎樣迭代的
      的頭像 FPGA之家 發(fā)表于 04-17 09:04 ?4982次閱讀

      如何判定兩個信號序列的相似程度？

      在統(tǒng)計學(xué)中，相關(guān)是描述兩個隨機(jī)變量序列或二元數(shù)據(jù)之間的統(tǒng)計關(guān)系，無論是否具有因果關(guān)系。
      的頭像 FPGA之家 發(fā)表于 04-15 09:14 ?10280次閱讀
      如何判定兩個信號序列的相似程度？

      世界首款采用58Gbps PAM4收發(fā)器技術(shù)的現(xiàn)場可編程門陣列

      英特爾 Stratix 10 TX FPGA 提供多達(dá) 144 個收發(fā)器通道和 1 到 58 Gb....
      的頭像 FPGA之家 發(fā)表于 04-13 09:53 ?1388次閱讀

      FPGA中關(guān)于SPI的使用

      FPGA中關(guān)于SPI的使用
      的頭像 FPGA之家 發(fā)表于 04-12 10:13 ?1609次閱讀

      RAM初始化的下板驗證

      本實驗基于xilinx ARTIX-7芯片驗證實現(xiàn)，有時間有興趣的朋友可在其他FPGA芯片上實現(xiàn)驗證....
      的頭像 FPGA之家 發(fā)表于 04-11 10:51 ?1652次閱讀

      一個簡單的8位處理器完整設(shè)計過程及verilog代碼

      一個簡單的8位處理器完整設(shè)計過程及verilog代碼,適合入門學(xué)習(xí)參考，并含有作者個人寫的指令執(zhí)行過....
      的頭像 FPGA之家 發(fā)表于 04-10 11:43 ?5831次閱讀

      A/X家FPGA架構(gòu)及資源評估

      基本邏輯單元LAB包含10xALM,ALM全程為Adaptive Logic Module，具有8輸....
      的頭像 FPGA之家 發(fā)表于 04-10 10:24 ?3518次閱讀

      HLS協(xié)議實現(xiàn)

      HLS，Http Live Streaming 是由Apple公司定義的用于實時流傳輸?shù)膮f(xié)議，HLS....
      的頭像 FPGA之家 發(fā)表于 04-06 09:29 ?1492次閱讀