介紹一種通過(guò)SystemC做RTL/C/C++聯(lián)合仿真的方法
當(dāng)FPGA開(kāi)發(fā)者需要做RTL和C/C++聯(lián)合仿真的時(shí)候，一些常用的方法包括使用MicroBlaze軟....
如何用XSCT通過(guò)APB接口來(lái)讀GT的寄存器
在debug GT的時(shí)候，有時(shí)候需要讀出一些寄存器來(lái)分析。這篇文章介紹一種通過(guò)AXI4 Lite或者....
程序員的10條基本編程原則
編寫(xiě)代碼容易，但編寫(xiě)優(yōu)秀代碼卻是一項(xiàng)挑戰(zhàn)。采納基本編程原則是確保編寫(xiě)高質(zhì)量代碼的穩(wěn)妥途徑，無(wú)論軟件項(xiàng)....
什么是2.5 Gb以太網(wǎng)？2.5 Gb以太網(wǎng)的優(yōu)點(diǎn)
自 20 世紀(jì) 70 年代誕生以來(lái)，以太網(wǎng)已成為局域網(wǎng)事實(shí)上的標(biāo)準(zhǔn)。多年來(lái)，其經(jīng)歷了多項(xiàng)進(jìn)步，以滿足....
混合信號(hào)接地的困惑根源：對(duì)多卡系統(tǒng)應(yīng)用單卡接地概念
大多數(shù) ADC、DAC 和其他混合信號(hào)器件數(shù)據(jù)手冊(cè)是針對(duì)單個(gè) PCB 討論接地，通常是制造商自己的評(píng)....
為什要區(qū)分AGND和DGND？雙面和多層印刷電路板
系統(tǒng)內(nèi)的每個(gè) PCB 至少應(yīng)有完整的一層專用于接地層。理想情況下，雙面電路板的一面應(yīng)完全用于接地層，....
為什要區(qū)分AGND和DGND？搞清楚模數(shù)、數(shù)模轉(zhuǎn)換中的AGND和DGND
目前的信號(hào)處理系統(tǒng)一般需要混合信號(hào)器件，例如模數(shù)轉(zhuǎn)換器 (ADC)、數(shù)模轉(zhuǎn)換器 (DAC)和快速數(shù)字....
SoC（System on chip）與NoC（network-on-chip)
平均通信效率低。SoC中采用基于獨(dú)占機(jī)制的總線架構(gòu)，其各個(gè)功能模塊只有在獲得總線控制權(quán)后才能和系統(tǒng)中....
基于循環(huán)隊(duì)列的FIFO緩存實(shí)現(xiàn)
FIFO緩存是介于兩個(gè)子系統(tǒng)之間的彈性存儲(chǔ)器，其概念圖如圖1所示。它有兩個(gè)控制信號(hào)，wr和rd，用于....
奇偶校驗(yàn)器的設(shè)計(jì)方法和特點(diǎn)
奇偶校驗(yàn)是一種簡(jiǎn)單、實(shí)現(xiàn)代價(jià)小的檢錯(cuò)方式，常用在數(shù)據(jù)傳輸過(guò)程中。對(duì)于一組并行傳輸?shù)臄?shù)據(jù)（通常為8比特....
Xilinx Vivado使用增量實(shí)現(xiàn)
增量實(shí)現(xiàn)自從首次獲得支持以來(lái)，不斷升級(jí)演變，在此過(guò)程中已添加了多項(xiàng)針對(duì)性能和編譯時(shí)間的增強(qiáng)功能。它解....
傅立葉分析和小波分析之間的關(guān)系？
做FFT后，我們發(fā)現(xiàn)這三個(gè)時(shí)域上有巨大差異的信號(hào)，頻譜卻非常一致。尤其是下邊兩個(gè)非平穩(wěn)信號(hào)，我們從頻....
RTL設(shè)計(jì)規(guī)范有哪些？一個(gè)RTL用例設(shè)計(jì)介紹
D觸發(fā)器結(jié)構(gòu)如下圖所示，先有時(shí)鐘上升沿，然后才有D的值賦給Q，沒(méi)有上升沿Q值保持不變，時(shí)序邏輯在時(shí)鐘....
在Zynq裸機(jī)設(shè)計(jì)中使用視覺(jué)庫(kù)L1 remap函數(shù)的示例
本篇博文旨在演示如何在 Zynq 設(shè)計(jì)中使用 Vitis 視覺(jué)庫(kù)函數(shù) (remap) 作為 HLS ....
初識(shí)IBIS模型
半導(dǎo)體LSI的EDA模型之一是"IBIS模型"，完整稱為Input/OutputBuffer Inf....
調(diào)用HLS的FFT庫(kù)實(shí)現(xiàn)N點(diǎn)FFT
在HLS中用C語(yǔ)言實(shí)現(xiàn)8192點(diǎn)FFT，經(jīng)過(guò)測(cè)試，實(shí)驗(yàn)結(jié)果正確，但是時(shí)序約束不到100M的時(shí)鐘，應(yīng)該....
從Xilinx FFT IP核到FPGA實(shí)現(xiàn)OFDM
筆者在校的科研任務(wù)，需要用FPGA搭建OFDM通信系統(tǒng)，而OFDM的核心即是IFFT和FFT運(yùn)算，因....
FPGA基于線性迭代法的除法器設(shè)計(jì)
FPGA實(shí)現(xiàn)除法的方法有幾種，比如直接用/來(lái)進(jìn)行除法運(yùn)算，調(diào)用IP核進(jìn)行除法運(yùn)算，但這兩種方式都有個(gè)....
AMD加大投資FPGA
AMD宣布計(jì)劃在四年內(nèi)投資高達(dá) 1.35 億美元，在愛(ài)爾蘭實(shí)現(xiàn)持續(xù)增長(zhǎng)。
Vivado HLS能否取代HDL開(kāi)發(fā)
大多數(shù)FPGA程序員認(rèn)為，高級(jí)工具總是發(fā)出更大的比特流，作為提高生產(chǎn)率的 "代價(jià)"。但是這總是真的嗎....
Vivado如何對(duì)固化選項(xiàng)里沒(méi)有的FLASH進(jìn)行燒寫(xiě)？
在固化時(shí)，會(huì)遇到找不到flash器件的問(wèn)題，這里稍微作個(gè)總結(jié): （針對(duì)xinlinx的芯片）。
PCIe 7.0標(biāo)準(zhǔn)新進(jìn)展，速度達(dá)到16GB/秒/單通道
隨著PCI Express 6.0 于去年初完成，PCI-SIG 迅速開(kāi)始著手開(kāi)發(fā)下一代 PCIe ....
AMD帶領(lǐng)GPU進(jìn)入Chiplet時(shí)代 RDNA3架構(gòu)深入解讀
11月3日，AMD 透露了其 RDNA 3 GPU 架構(gòu)和 Radeon RX 7900 系列顯卡的....
System Verilog的概念以及與Verilog的對(duì)比
Verilog模塊之間的連接是通過(guò)模塊端口進(jìn)行的。 為了給組成設(shè)計(jì)的各個(gè)模塊定義端口，我們必須對(duì)期望....
工商網(wǎng)監(jiān)