AMD MicroBlaze中通過AXI Timer獲取時間戳
硬件的Vivado Block design設(shè)計中，添加AXI Timer
如何使用verilog參數(shù)和generate語句來編寫可重用的verilog代碼？
與大多數(shù)編程語言一樣，我們應該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來項目的開發(fā)時間，因為我....
簡談FPGA引腳信號分配的幾個原則
現(xiàn)在的FPGA正變得越來越復雜，向引腳分配信號的任務曾經(jīng)很簡單，現(xiàn)在也變得相當繁復。下面這些用于向多....
如何在verilog中使用If語句和case語句？
我們在上一篇文章中已經(jīng)看到了如何使用程序塊（例如 always 塊來編寫按順序執(zhí)行的 verilog....
Verilog中循環(huán)語句簡介
在這篇文章中，我們討論了可以在verilog中使用的不同類型的循環(huán) - for循環(huán)，while循環(huán)，....
Vivado中常用TCL命令匯總
Vivado是Xilinx推出的可編程邏輯設(shè)備(FPGA)軟件開發(fā)工具套件，提供了許多TCL命令來簡....
AMBA總線協(xié)議概述
高級微控制器總線架構(gòu)(AMBA)是一種開放標準的片上互連方式。概述了如何連接和管理SoC中的不同組件....
CIC插值濾波器與直接頻率合成器DDS的FPGA實現(xiàn)
CIC濾波器是無線通信中的常用模塊，一般用于數(shù)字下變頻（DDC）和數(shù)字上變頻（DUC）系統(tǒng)。隨著現(xiàn)代....
時序約束--多時鐘
對于邏輯N而言，由clka產(chǎn)生數(shù)據(jù)，clkc采樣數(shù)據(jù)，在它們周期的最小公倍數(shù)內(nèi)，最嚴格的時序是3ns....
基于FPGA實現(xiàn)分離用軟件的圖像處理系統(tǒng)設(shè)計
灰度直方圖統(tǒng)計直方圖是圖像的灰度分布統(tǒng)計的一種表示方法，統(tǒng)計目標圖像中各個灰度點的像素個數(shù)，很多對于....
GPT-4 驅(qū)動的新Copilot編碼助手
在經(jīng)過一年的技術(shù)試驗之后，Copilot 于去年夏季正式推出，能夠為使用 GitHub 及受支持文本....
Vitis IDE Git集成快速入門指南
雖然“Platform”（平臺）、“System Project”（系統(tǒng)工程）和“Applicati....
賽靈思的局部重配置技術(shù)（Partial Reconfiguration）
一般情況下，要重新配置一個FPGA需要使其處于復位狀態(tài)，并通過外部控制器重新加載一個新設(shè)計到器件中。....
基于FPGA的圖像處理
圖像處理的算法中，大部分需要采用浮點數(shù)運算，而浮點數(shù)運算再FPGA中是非常不劃算的，因此需要轉(zhuǎn)換成定....
AXI VDMA IP 的高級用例
如果 STRIDE 等于 HSIZE，那么 AXI VDMA IP 會在沒有任何跳轉(zhuǎn)的情況下讀取幀緩....
搜索引擎技術(shù)大戰(zhàn)，始于昨日
“搜索引擎的技術(shù)大戰(zhàn)，始于今日。我們會繼續(xù)前進并加快步伐。更重要的是，我們希望能在搜索領(lǐng)域持續(xù)創(chuàng)新，....
國產(chǎn)FPGA！哪些公司比較牛？
為了滿足經(jīng)濟發(fā)展和國防需求，打破美國的壟斷，中國政府多年來投入了數(shù)百億科研經(jīng)費，通過逆向工程方式仿制....
實現(xiàn)高速收發(fā)器TX通道間相位對齊的方法
當TX Buffer被使能時，可以通過TXBUFSTATUS的Bit0（Half Full）的狀態(tài)和....
平頭哥宣布：RISC-V成功運行安卓12
美國、英國政府將限制處理器矽智財（IP）廠Arm在Neoverse V產(chǎn)品授權(quán)給中國廠商，由于Neo....
為什么回跳機制不起作用了呢？FPGA怎么掛死了呢
Xapp1247, Appendix A提供了一個很好的解決方案。利用兩個timer或者稱之為bar....
工商網(wǎng)監(jiān)