FPGA——LUT/FDRE/FDCE/FDSE/FDPE
因為當輸入數(shù)據(jù)的位數(shù)遠大于一個LUT的輸入時，就需要用多個LUT級聯(lián)來實現(xiàn)邏輯，那么級聯(lián)產(chǎn)生的延時也....
Verilog定位手段
在IC設計中，進行需要對關鍵信號的特定狀態(tài)進行計數(shù)，方便debug時進行狀態(tài)判斷。如對流控、反壓等信....
microblaze之Video Processing Subsystem調試誤區(qū)
內容：總結video processing subsystem調試中遇到的問題，以及在解決問題中的思....
Video Processing subsystem例程分析
連接設備：v_proc_ss_0---m_axi_mm(接收video_processing_sub....
跨時鐘域的亞穩(wěn)態(tài)的應對措施
即使 “打兩拍”能阻止“亞穩(wěn)態(tài)的傳遞”，但亞穩(wěn)態(tài)導致后續(xù)FF sample到的值依然不一定是符合預期....
跨時鐘域的亞穩(wěn)態(tài)的應對措施三種解決方案
元器件在現(xiàn)實運行時，觸發(fā)器輸出的邏輯0/1需要時間跳變，而不是瞬發(fā)的。因此，若未滿足此cell的建立....
OV5640攝像頭幀率配置
從網(wǎng)上得到很多資料，很多地方或多或少的懵逼，但總算有所收獲，如今便簡單的把收獲一點一點總結出來。
使用AXI4總線實現(xiàn)視頻輸入輸出
Xilinx vivado下通常的視頻流設計，都采用Vid In to axi4 stream --....
使用HLS封裝的縮放IP來實現(xiàn)視頻圖像縮放功能
這里向大家介紹使用HLS封裝的縮放IP來實現(xiàn)視頻圖像縮放功能。將HLS封裝的縮放IP加入到OV564....
Vivado中設計鎖定與增量編譯方法簡析
增量實現(xiàn)由兩個流程構成：原始流程和增量流程，如圖所示。其中，原始流程提供網(wǎng)表。
工商網(wǎng)監(jiān)