近日，有兩家公司同時(shí)發(fā)布了在芯片封裝方面的革命性突破：一個(gè)是意法半導(dǎo)體宣布將硅通孔技術(shù)(TSV)引入MEMS芯片量產(chǎn)，在意法半導(dǎo)體的多片MEMS產(chǎn)品(如智能傳感器、多軸慣性模塊)內(nèi)，硅通孔技術(shù)以垂直短線方式取代傳統(tǒng)的芯片互連線方法(無(wú)需打線綁定)，在尺寸更小的產(chǎn)品內(nèi)實(shí)現(xiàn)更高的集成度和性能。另一個(gè)則是賽靈思宣布通過(guò)堆疊硅片互聯(lián) (SSI) 技術(shù)，將四個(gè)不同 FPGA 芯片在無(wú)源硅中介層上并排互聯(lián)，結(jié)合TSV技術(shù)與微凸塊工藝，構(gòu)建了相當(dāng)于容量達(dá)2000萬(wàn)門ASIC的可編程邏輯器件。雖然同樣是基于TSV技術(shù)，前一種垂直堆疊業(yè)界稱為3D封裝;后一種互聯(lián)堆疊稱為2.5D封裝。這兩種不同TSV封裝技術(shù)的成功量產(chǎn)商用，將會(huì)帶來(lái)一種新的游戲規(guī)劃——在摩爾定律越來(lái)越難走、新的半導(dǎo)體工藝邁向2xnm越來(lái)越昂貴的今天，封裝上的革命已是一種最好的超越對(duì)手的方式。

???????此次賽靈思聯(lián)手TSMC和Amkor推出2.5D封裝的意義并不僅僅在于多顆FPGA的片內(nèi)堆疊，它可以擴(kuò)充到更多種復(fù)雜芯片的片內(nèi)堆疊，比如FPGA與CPU，或者FPGA與高速收發(fā)器等，它打開(kāi)了一扇門，讓業(yè)界踏上了可以超越摩爾定律，快速提供大規(guī)模復(fù)雜芯片，同時(shí)降低功耗與成本的新征途。

　　“目前業(yè)界已達(dá)成一個(gè)觀點(diǎn)，3D是指垂直的堆疊，把多顆主動(dòng)IC用微凸快(micropum)和硅通孔技術(shù)連在一起，微凸快是一種新興技術(shù)，中間有非常多的挑戰(zhàn)。比如兩個(gè)硅片之間有應(yīng)力，舉例來(lái)說(shuō)，兩個(gè)芯片本身的膨脹系數(shù)有可能不一樣，中間連接的微凸快受到的壓力就很大，一個(gè)膨脹快，一個(gè)膨脹慢，會(huì)產(chǎn)生很大的應(yīng)力。第二，硅通孔也會(huì)有應(yīng)力存在，會(huì)影響周圍晶體管的性能。第三是熱管理的挑戰(zhàn)，如果兩個(gè)都是主動(dòng)的IC，散熱就成為很大的問(wèn)題。所以對(duì)于真正的3D封裝，行業(yè)需要解決上面三個(gè)重要挑戰(zhàn)。” 賽靈思公司全球高級(jí)副總裁，亞太區(qū)執(zhí)行總裁湯立人解釋，“目前能實(shí)現(xiàn)3D封裝的只是Memory芯片。意法半導(dǎo)體的MEMS能實(shí)現(xiàn)3D封裝，因?yàn)樗媾R的發(fā)熱等問(wèn)題小一些，但對(duì)于移動(dòng)終端來(lái)說(shuō)，器件尺寸會(huì)大大減小，這也是一個(gè)趨勢(shì)。從目前掌握的情況看，要實(shí)現(xiàn)不同的復(fù)雜邏輯IC之間的真正3D封裝，至少還需要2-3年的時(shí)間。”

　　他接著解釋 2.5D的方式：“我們聯(lián)合TSMC和Amkor等產(chǎn)業(yè)鏈伙伴，采用的2.5D方式，多顆主動(dòng)IC并排放到被動(dòng)的介質(zhì)上。因?yàn)楣柚薪閷邮潜粍?dòng)硅片，中間沒(méi)有晶體管，不存在TSV應(yīng)力以及散熱問(wèn)題。通過(guò)多片F(xiàn)PGA的集成，容量可以做到很大，避開(kāi)新工藝大容量芯片的良率爬坡期，并因?yàn)楸苊饬硕嗥現(xiàn)PGA的I / O互連而大幅降低功耗，比如此次我們推出的集成四片F(xiàn)PGA的Virtex-7 2000T功耗小于20W，容量相當(dāng)于ASIC的2000萬(wàn)門。如果是4個(gè)單片F(xiàn)PGA分開(kāi)采用，加起來(lái)的功耗遠(yuǎn)遠(yuǎn)大于這個(gè)數(shù)，可能會(huì)是幾倍的數(shù)值?！?/p>

　　對(duì)摩爾定律超越

　　SSI是傳統(tǒng)的SIP技術(shù)向前邁進(jìn)的革命性的一步，可以說(shuō)更接近單芯片。SIP堆疊時(shí)芯片間互聯(lián)仍需要引線，而TSV結(jié)合微凸塊，去掉了引線。這對(duì)于FPGA/PLD，甚至CPU等I/O接口繁多的芯片來(lái)說(shuō)是一個(gè)重大的突破，功耗大大降低，減小了信號(hào)延時(shí)，集成復(fù)雜度也降低。“這是對(duì)摩爾定律的一種超越。”湯立人指出，“當(dāng)采用新一代工藝時(shí)，裸片越大良率越低，并且成指數(shù)級(jí)下降。一般來(lái)說(shuō)，需要1-2年時(shí)間才能將良率提升到較高的水平。然而，如果芯片尺寸小的話，良率就很容易提升。所以，如果能采用幾個(gè)小尺寸的FPGA集成在一起，就可在大幅提升容量和性能的情況下，成本也能很好的控制，同時(shí)功耗和性能都得到提升?！蓖ㄟ^(guò)SSI技術(shù)，新推出的Virtex-7 2000T FPGA集成68億顆晶體管，相當(dāng)于2000 萬(wàn)門的ASIC。對(duì)于客戶而言，其重大意義在于如果沒(méi)有采用這種新的技術(shù)，至少要等演進(jìn)到下一代工藝技術(shù)，才有可能在單個(gè)FPGA中實(shí)現(xiàn)如此大的晶體管容量?，F(xiàn)在不必采用 ASIC，單個(gè)FPGA 解決方案就能達(dá)到3-5個(gè) FPGA 解決方案的功能，因而可大幅降低成本?！拔覀儗⒖蛻暨M(jìn)行原型設(shè)計(jì)和構(gòu)建系統(tǒng)仿真器的時(shí)間至少可以提前一年?！彼Q。這對(duì)于無(wú)線通信、光通信核心領(lǐng)域需要大規(guī)模ASIC的廠商來(lái)說(shuō)，是一個(gè)很大的利好，因?yàn)楝F(xiàn)在開(kāi)一顆28nm的ASIC大約需要5000萬(wàn)美元。除了這些極高端通信應(yīng)用外，賽靈思亞太區(qū)銷售及市場(chǎng)總監(jiān)張宇清透露：“現(xiàn)在有日本廠商拿它去設(shè)計(jì)裸眼3D的電視機(jī)核心芯片，因?yàn)橐玫蕉嗄坑^看時(shí)算法會(huì)相當(dāng)復(fù)雜，Virtex-7 2000T正好滿足他們的要求?！睋?jù)悉現(xiàn)在Virtex-7 2000T已獲得超過(guò)2000個(gè)設(shè)計(jì)定單，首批工程樣片也已開(kāi)始供貨。

　　“對(duì)于用戶來(lái)說(shuō)，堆疊硅片互聯(lián)(SSI)芯片就相當(dāng)于一個(gè)大的FPGA芯片，對(duì)用戶完全透明?！睆堄钋褰忉?，“賽靈思的ISE設(shè)計(jì)套件可自動(dòng)將設(shè)計(jì)分配到 FPGA 芯片中，無(wú)需任何用戶干預(yù)。如果需要，客戶也可在特定FPGA芯片中進(jìn)行邏輯布局規(guī)劃。如果用戶沒(méi)有要求，軟件工具可讓算法智能地在 FPGA 芯片內(nèi)放置相關(guān)邏輯，并遵循芯片間和芯片內(nèi)的連接和時(shí)序規(guī)則。支持新型SSI封裝的ISE設(shè)計(jì)工具已面向早期使用客戶提供。我們還提供了一些設(shè)計(jì)規(guī)則檢查 (DRC) 和軟件信息，指導(dǎo)用戶如何為新型 FPGA 芯片間的邏輯進(jìn)行布局布線?！?/p>