鎖相環(huán)基本上是每一個(gè)fpga工程必不可少的模塊，之前文檔xilinx 7 系列FPGA時(shí)鐘資源對(duì)xilinx fpga的底層時(shí)鐘資源做過說明，但是對(duì)于fpga的應(yīng)用來說，使用Clocking Wizard IP時(shí)十分方便的。

Clocking Wizard IP：簡化時(shí)鐘設(shè)計(jì)代碼的開發(fā)，用戶不用了解FPGA的底層結(jié)構(gòu)，時(shí)鐘源源語，ip使用圖形化界面，根據(jù)用戶設(shè)置選擇合適的源語及參數(shù)。

它的主要特性包括：

1、支持MMCM及PLL；

2、安全時(shí)鐘啟動(dòng)功能在輸出端提供穩(wěn)定有效的時(shí)鐘，順序啟動(dòng)功能提供了序列輸出時(shí)鐘；也就是說ip能夠根據(jù)設(shè)置，保證時(shí)鐘穩(wěn)定后才會(huì)輸出，同時(shí)多個(gè)時(shí)鐘間的輸出順序也可以設(shè)置；

3、最大能力支持2個(gè)輸入，7個(gè)輸出；

4、提供了一個(gè)AXI4-Lite接口，用于動(dòng)態(tài)地重新配置乘、除、相移/偏移或占空比，鎖相環(huán)輸出的時(shí)鐘可以動(dòng)態(tài)配置；

5、自動(dòng)計(jì)算vco頻率，乘法、除法因子；用戶只用在IP中確定輸入時(shí)鐘及想要的輸出時(shí)鐘，ip會(huì)自動(dòng)配置響應(yīng)的vco頻率及輸出分頻比。

ip設(shè)置的第一個(gè)界面如下，其中的主要參數(shù)為：

Clock Monitor：時(shí)鐘監(jiān)控

Frequency Synthesis ：頻率綜合

Minimize Power：最小功耗，犧牲性能

Phase Alignment：輸出時(shí)鐘相位鎖定到輸入?yún)⒖忌?/p>

Spread Spectrum：頻譜擴(kuò)展，降低干擾

Dynamic Reconfiguration：動(dòng)態(tài)重配頻率、占空比

Dynamic Phase Shift：動(dòng)態(tài)調(diào)整輸出時(shí)鐘關(guān)系

Safe Clock Startup and Sequencing：用于穩(wěn)定輸出時(shí)鐘及時(shí)鐘序列

Balanced：IP自用優(yōu)化帶寬抖動(dòng)

Minimize Output Jitter:可能會(huì)帶來功耗增加及相位異常

Maximize Input Jitter filtering：會(huì)引起輸出時(shí)鐘抖動(dòng)

然后就是兩個(gè)輸入時(shí)鐘的設(shè)置。

第二個(gè)界面如下，對(duì)輸出時(shí)鐘進(jìn)行配置：

第三個(gè)界面如下，顯示根據(jù)用戶配置生成的vco頻率及端口。

第四個(gè)界面如下，這個(gè)界面是根據(jù)配置生成的乘法倍數(shù)及各個(gè)時(shí)鐘的分頻數(shù)據(jù)，這里是允許用戶自己修改的。

最后就是總結(jié)界面了，如下圖，是對(duì)用戶最終設(shè)計(jì)的總結(jié)。

然后就生成了鎖相環(huán)了，用戶可以對(duì)其進(jìn)行例化使用了：

//----------------------------------------------------------------------------
//  Output     Output      Phase    Duty Cycle   Pk-to-Pk     Phase
//   Clock     Freq (MHz)  (degrees)    (%)     Jitter (ps)  Error (ps)
//----------------------------------------------------------------------------
// clk_out1__300.00000______0.000______50.0_______94.862_____87.180
// clk_out2__100.00000______0.000______50.0______115.831_____87.180
// clk_out3__200.00000______0.000______50.0______102.086_____87.180
//
//----------------------------------------------------------------------------
// Input Clock   Freq (MHz)    Input Jitter (UI)
//----------------------------------------------------------------------------
// __primary_________100.000_____________0.01


// The following must be inserted into your Verilog file for this
// core to be instantiated. Change the instance name and port connections
// (in parentheses) to your own signal names.


//----------- Begin Cut here for INSTANTIATION Template ---// INST_TAG


  clk_wiz_0 instance_name
   (
    // Clock out ports
    .clk_out1(clk_out1),     // output clk_out1
    .clk_out2(clk_out2),     // output clk_out2
    .clk_out3(clk_out3),     // output clk_out3
    // Dynamic reconfiguration ports
    .daddr(daddr), // input [6:0] daddr
    .dclk(dclk), // input dclk
    .den(den), // input den
    .din(din), // input [15:0] din
    .dout(dout), // output [15:0] dout
    .drdy(drdy), // output drdy
    .dwe(dwe), // output dwe
    // Status and control signals
    .reset(reset), // input reset
    .locked(locked),       // output locked
   // Clock in ports
    .clk_in1(clk_in1)      // input clk_in1
);

最后說幾點(diǎn)：

首先是MMCM及PLL的選擇，每個(gè)CMT包含一個(gè)MMCM和一個(gè)PLL，他們的結(jié)構(gòu)如下：

MMCM：

PLL：

MMCM和一個(gè)PLL的詳細(xì)差別如下表，ip生成時(shí)可以根據(jù)需要進(jìn)行選擇。

二是關(guān)于安全啟動(dòng)模式，如下圖，這種模式下只有時(shí)鐘鎖定后才會(huì)有是時(shí)鐘輸出，而且時(shí)鐘輸出會(huì)經(jīng)過8bit的移位寄存器，移位寄存器設(shè)置不同的delay值，就控制了每個(gè)時(shí)鐘的輸出順序。