1 引言
　　視頻采集系統(tǒng)是數(shù)字圖像獲取的最基本手段，是進(jìn)行數(shù)字圖像處理、多媒體和網(wǎng)絡(luò)傳輸?shù)那疤?，它可為各種圖像處理算法提供待處理的原始數(shù)字圖像和算法驗(yàn)證平臺(tái)。隨著圖像數(shù)字化處理技術(shù)的高速發(fā)展，對(duì)圖像采集的要求也越來越高，這包括對(duì)采集圖像的速度、主觀質(zhì)量、靈活性等等的要求。針對(duì)這種發(fā)展的趨勢，設(shè)計(jì)了一種基于CPLD和DSP器件的多分辨率圖像采集處理系統(tǒng)，重點(diǎn)介紹了CPLD在采集過程中邏輯控制的靈活應(yīng)用。
　　2 系統(tǒng)方案設(shè)計(jì)
　　根據(jù)系統(tǒng)要求，采取了獨(dú)立采集法，采用專用圖像采集芯片自動(dòng)完成圖像的采集，除了對(duì)采集模式進(jìn)行設(shè)定外，處理器不參與采集過程，這種方法的特點(diǎn)是不占用CPU的時(shí)間、實(shí)時(shí)性好、適合活動(dòng)圖像的采集。系統(tǒng)設(shè)計(jì)流程如下：DSP發(fā)開始采集指令，A./D開始采集，將A/D輸出的控制、狀態(tài)信號(hào)接入CPLD，由CPLD控制將轉(zhuǎn)換后的數(shù)字信號(hào)存儲(chǔ)到高速大容量SRAM（ODD和EVEN）中，直到一幀圖像數(shù)據(jù)存儲(chǔ)完畢后，其間CPLD產(chǎn)生SRAM地址、SRAM讀寫信號(hào)、中斷信號(hào)、總線切換信號(hào)等等；CPLD交出總線控制權(quán)，DSP占用總線從SRAM中讀出圖像數(shù)據(jù)進(jìn)行處理。限于篇幅，本文重點(diǎn)介紹CPLD在數(shù)據(jù)采集中的靈活設(shè)計(jì)。系統(tǒng)結(jié)構(gòu)如下圖所示：
　　
　　圖1：系統(tǒng)結(jié)構(gòu)框圖
　　3 系統(tǒng)硬件設(shè)計(jì)
　　本系統(tǒng)DSP采用TI公司生產(chǎn)的54x系列中的TMS320VC5416，CPLD是ALTERA公司MAX7000系列中的EPM7128A。A/D芯片選用飛利浦公司出品的SAA7111A視頻A/D轉(zhuǎn)換芯片，這里利用DSP多通道緩沖串行口McBSP來模擬I2C總線時(shí)序?qū)AA7111A進(jìn)行初始化。
　　3.1 數(shù)據(jù)采集的邏輯功能設(shè)計(jì)
　　本設(shè)計(jì)方案通過利用CPLD控制視頻采集芯片SAA7111A實(shí)現(xiàn)行、場數(shù)據(jù)延時(shí)［2］，并分奇、偶場數(shù)據(jù)分離存放，DSP選擇讀取采集到的奇、偶場數(shù)據(jù)統(tǒng)一或分別進(jìn)行處理，從而得到多分辨率圖像數(shù)據(jù)。將SAA7111A產(chǎn)生的控制信號(hào)和狀態(tài)信號(hào)與CPLD連接，即把垂直同步信號(hào)VREF、水平同步信號(hào)HREF、奇偶場標(biāo)志信號(hào)RTS0、片選信號(hào)CE、場同步信號(hào)VS、象素同步信號(hào)LLC2等連接到CPLD上，CPLD通過這些控制和狀態(tài)信號(hào)進(jìn)行譯碼和產(chǎn)生存儲(chǔ)地址等操作。垂直同步信號(hào)VREF的兩個(gè)正脈沖之間為掃描一幀（幀掃描方式）或一場（場掃描方式）的定時(shí)，即完整的一幀或一場圖像在兩個(gè)正脈沖之間掃描完。水平同步信號(hào)HREF為掃描該幀或該場圖像中各行象素的定時(shí)，即高電平時(shí)為掃描一行象素的有效時(shí)間。若當(dāng)前圖像窗口大小為640×480，則在VREF兩個(gè)正脈沖之間有480個(gè)HREF的正脈沖，即480行；在每個(gè)HREF正脈沖期間有640個(gè)LLC2正脈沖，即每行640個(gè)象素，即VREF、HREF、LLC2這三個(gè)同步信號(hào)之間的關(guān)系。
　　為了體現(xiàn)本系統(tǒng)多分辨率的特點(diǎn)，需要改變SAA7111A的默認(rèn)采樣分辨率，通過CPLD的邏輯控制就可以得到多分辨率圖像數(shù)據(jù)。本文選擇從默認(rèn)分辨率720×625到設(shè)定分辨率640×480的采集，因此就需要進(jìn)行、場延遲，舍棄部分像素。通過寫SAA7111A中I2C寄存器行同步開始寄存器（子地址06）和行同步結(jié)束寄存器（子地址07）可以直接控制行同步有效時(shí)間，因此可以省略行延遲電路設(shè)計(jì)，而場延遲是在CPLD中實(shí)現(xiàn)。