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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首地址，同時分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。

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Xilinx FPGA IP之Block Memory Generator AXI接口說明

之前的文章對Block Memory Generator的原生接口做了說明和仿真，本文對AXI接口進(jìn)行說明。

2023-11-14 標(biāo)簽：fpga 接口 Xilinx 3.9k 0

一文詳解高級可擴(kuò)展接口

AXI協(xié)議最初是為高頻系統(tǒng)設(shè)計的，旨在滿足各種組件的接口要求，同時允許這些組件的互連方式具有靈活性。適用于高頻、低延遲設(shè)計，AXI 保持與之前 AMBA...

2022-04-28 標(biāo)簽：接口 AXI 3.9k 0

AXI數(shù)據(jù)傳輸讀寫數(shù)據(jù)結(jié)構(gòu)

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2023-10-31 標(biāo)簽：數(shù)據(jù)傳輸總線數(shù)據(jù)結(jié)構(gòu) 3.7k 0

使用AXI CDMA制作FPGA AI加速器通道

使用 AMD-Xilinx FPGA設(shè)計一個全連接DNN核心現(xiàn)在比較容易（Vitis AI），但是利用這個核心在 DNN 計算中使用它是另一回事。本項(xiàng)目...

2023-02-08 標(biāo)簽：fpga amd 加速器 3.7k 0

在IP集成器中調(diào)試AXI接口有哪些優(yōu)勢？

用戶可以使用IP集成器連接IP模塊創(chuàng)建復(fù)雜的系統(tǒng)設(shè)計。通過接口構(gòu)建基于模塊的設(shè)計，一般情況下接口包含多個總線和大量的信號線。因此，為了方便在硬件上調(diào)試那...

2018-04-18 標(biāo)簽：AXI IP集成器 3.6k 0

基于FPGA的DDR3讀寫測試

本文介紹一個FPGA開源項(xiàng)目：DDR3讀寫。該工程基于MIG控制器IP核對FPGA DDR3實(shí)現(xiàn)讀寫操作。

2023-09-01 標(biāo)簽：fpga 控制器 DDR3 3.6k 0

valid與ready信號有哪三種情況

valid與ready信號分三種情況：（1）valid信號先到達(dá) 主機(jī)valid信號早早就到了，T2時刻并沒有見到接收方的ready信號。只能在T3時...

2023-10-31 標(biāo)簽：信號總線 AXI 3.5k 0

使用AXI performance monitors(APM)測試MPSoC DDR訪問帶寬

MPSoC的DDR控制器的數(shù)據(jù)通道上集成了 AXI performance monitors (APM)。具體情況，可以參考Xilinx UG1085 ...

2022-08-02 標(biāo)簽：APM MPSoC AXI 3.4k 0

基于AXI總線的加法器模塊解決方案

前面一節(jié)我們學(xué)會了創(chuàng)建基于AXI總線的IP，但是對于AXI協(xié)議各信號的時序還不太了解。這個實(shí)驗(yàn)就是通過SDK和Vivado聯(lián)合調(diào)試觀察AXI總線的信號。...

2020-12-23 標(biāo)簽：加法器 AXI Vivado 3.4k 0

基于AXI DMA IP核的DDR數(shù)據(jù)存儲與PS端讀取

添加Zynq Processing System IP核，配置DDR控制器和時鐘。7000系列的Zynq可以參考正點(diǎn)原子DMA回環(huán)測試設(shè)置。

2025-11-24 標(biāo)簽：控制器 DDR AXI 3.3k 0

AXI協(xié)議規(guī)范總結(jié)

寫數(shù)據(jù)通道從主設(shè)備傳輸數(shù)據(jù)到從設(shè)備，在寫傳輸時，從設(shè)備使用寫響應(yīng)通道通知主設(shè)備傳輸完成。

2025-05-12 標(biāo)簽：寄存器存儲器數(shù)據(jù)總線 3.3k 0

深入剖析AXI的協(xié)議與架構(gòu)（下）

之前文章為大家介紹了AXI的協(xié)議與架構(gòu)，本篇我們接著往下講AXI的讀寫傳輸內(nèi)容概括

2023-05-04 標(biāo)簽：協(xié)議傳輸 AXI 3.2k 0

如何創(chuàng)建AXI CDMA Linux用戶空間示例應(yīng)用

本篇博文將為您演示如何創(chuàng)建 AXI CDMA Linux 用戶空間示例應(yīng)用。示例設(shè)計將在 Zynq UltraScale+ RFSoC ZCU111 ...

2020-09-28 標(biāo)簽：Linux Xilinx AXI 3.2k 0

AXI VIP設(shè)計示例 AXI接口傳輸分析

賽靈思 AXI Verification IP (AXI VIP) 是支持用戶對 AXI4 和 AXI4-Lite 進(jìn)行仿真的 IP。它還可作為 AXI...

2022-07-08 標(biāo)簽：接口賽靈思仿真 3.1k 0

一般涉及DDR讀寫仲裁的控制邏輯需要注意哪些方面

基于vivado2020.1和zcu102開發(fā)板(rev1.1)開發(fā)項(xiàng)目，工程涉及DDR4(MIG)和PL端多個讀寫接口交互的問題，通過AXI inte...

2022-06-15 標(biāo)簽：DDR 阻塞 AXI 3k 0

深入剖析AXI的協(xié)議與架構(gòu)（上）

AMBA AXI協(xié)議支持用于主從模塊之間通信的高性能、高頻率系統(tǒng)設(shè)計。

2023-05-04 標(biāo)簽：模塊 AMBA AXI 3k 0

如何將AXI VIP添加到Vivado工程中

在這篇新博文中，我們來聊一聊如何將 AXI VIP 添加到 Vivado 工程中，并對 AXI4-Lite 接口進(jìn)行仿真。隨后，我們將在仿真波形窗口中講...

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MIPI dsi TX移植注意事項(xiàng)簡單總結(jié)

MIPI Dsi的使用相比于CSI多了一些寄存器控制，生成的example直接仿真是可以的，但是修改了參數(shù)，一些參數(shù)也要做相應(yīng)的調(diào)整。

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FPGA通過AXI總線讀寫DDR3實(shí)現(xiàn)方式

AXI總線由一些核心組成，包括AXI主處理器接口（AXI4）、AXI處理器到協(xié)處理器接口（AXI4-Lite）、AXI主外設(shè)接口（AXI4）、AXI外設(shè)...

2024-04-18 標(biāo)簽：FPGA DDR3 總線 2.6k 0

AXI總線：讀寫地址結(jié)構(gòu)

在整個傳輸事務(wù)過程中，主機(jī)首先將接下來 burst 傳輸?shù)目刂菩畔⒁约皵?shù)據(jù)首個字節(jié)的地址傳輸給從機(jī)，這個地址被稱為起始地址。在本次 burst 后續(xù)傳...

2023-10-31 標(biāo)簽：數(shù)據(jù)結(jié)構(gòu)總線 2.6k 0

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