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FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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引言 隨著人工智能和5G的興起,數(shù)據(jù)處理對芯片的算力和帶寬要求更高。為了布局未來,助力人工智能和5G,賽靈思也推出了自己的FPGA加速芯片-ACAP。A...
1. 初識XILINX 初識XILINX,是PYNQ-Z2。當(dāng)時(shí)剛學(xué)完學(xué)校的數(shù)字電路課程,對FPGA并不了解,學(xué)校課程也僅僅是用VHDL驗(yàn)證了一些基礎(chǔ)的...
基于FPGA技術(shù)實(shí)現(xiàn)FFShark方案
三端口可編程N(yùn)IC設(shè)備,以其與生俱來的結(jié)構(gòu)優(yōu)勢在各種場景下都可以大顯身手,尤其是在網(wǎng)絡(luò)測量和網(wǎng)絡(luò)監(jiān)控領(lǐng)域。在FCCM2020會議上,一篇100G開源的類...
2020-11-12 標(biāo)簽:fpga斬波器以太網(wǎng)交換機(jī) 4.3k 0
關(guān)于MIPI DPHY和MIPI CPHY接口比較及FPGA實(shí)現(xiàn)方案
為何要選擇這比DPHY復(fù)雜多的物理層呢?一切都是為了提升帶寬,從圖2可以看出,某種線態(tài)的可能有5種不同的變化。
本案例來源于第三屆全國大學(xué)生FPGA創(chuàng)新設(shè)計(jì)競賽中江南大學(xué)的OpenHEC lab團(tuán)隊(duì),他們的作品基于PYNQ開源軟件框架。PYNQ框架提供了完整的訪問...
1.ASK信號的調(diào)制原理 數(shù)字信號對載波信號的振幅調(diào)制稱為振幅鍵控,即ASK。 在2ASK調(diào)制系統(tǒng)中,數(shù)字信息只有0和1兩種,所調(diào)制的載波信號的幅度變化...
數(shù)字化的生活方式和新興的物聯(lián)網(wǎng)與云端計(jì)算及數(shù)據(jù)服務(wù)的快速增長密不可分。云是全新的生活與工作方式的中心。
2020-09-28 標(biāo)簽:fpga神經(jīng)網(wǎng)絡(luò)賽靈思 3.1k 0
如何利用FPGA部分可重配置特性實(shí)現(xiàn)PYNQ-PRIO經(jīng)典案例
此項(xiàng)目中在PYNQ框架下有兩種驅(qū)動這些IP的方式:一是直接使用PYNQ提供的API操作overlay里面的IP,二是將這些IP通過DTS(Device ...
FIR數(shù)字濾波器的設(shè)計(jì)及驗(yàn)證方案
一 .濾波器介紹 濾波器是一種用來減少,消除干擾的電器部件,有對特定頻率的頻點(diǎn)或該頻點(diǎn)以外的頻率信號進(jìn)行有效濾除,從而實(shí)現(xiàn)消除干擾、獲取特定頻率信號的功...
如何在FPGA上實(shí)現(xiàn)HDL代碼完成MATLAB轉(zhuǎn)換
如果您正在使用 MATLAB 建模數(shù)字信號處理(DSP)或者視頻和圖像處理算法,并且最終將其用于 FPGA 或 ASIC,本文可能將為你帶來幫助。 從 ...
賽靈思FPGA與VMware vSphere相結(jié)合實(shí)現(xiàn)高吞吐量、低時(shí)延ML推斷性能
硬件加速器已在數(shù)據(jù)中心得到普遍使用,一系列新的工作負(fù)載已經(jīng)能夠成熟地發(fā)揮 FPGA 的加速優(yōu)勢及其更優(yōu)異的計(jì)算效率。業(yè)界對機(jī)器學(xué)習(xí) (ML) 的關(guān)注度不...
ORB特征是一種圖像識別、追蹤和匹配中常用的特征,大名鼎鼎的ORB-SLAM就是使用的這一特征。它提取FAST特征點(diǎn),并通過特征點(diǎn)附近的窗口矩計(jì)算特征點(diǎn)...
FPGA芯片用于神經(jīng)網(wǎng)絡(luò)算法優(yōu)化的設(shè)計(jì)實(shí)現(xiàn)方案
前言 AI芯片(這里只談FPGA芯片用于神經(jīng)網(wǎng)絡(luò)加速)的優(yōu)化主要有三個方面:算法優(yōu)化,編譯器優(yōu)化以及硬件優(yōu)化。算法優(yōu)化減少的是神經(jīng)網(wǎng)絡(luò)的算力,它確定了神...
2020-09-29 標(biāo)簽:fpga神經(jīng)網(wǎng)絡(luò)算法優(yōu)化 6k 0
FPGA設(shè)計(jì):關(guān)于Report QoR Assessment 命令的使用
Report QoR Assessment (RQA) 用于詳述您的設(shè)計(jì) QoR 目標(biāo)實(shí)現(xiàn)的可能性。如果此命令返回的結(jié)果與您的期望不符,那么本篇博文包含...
FPGA程序設(shè)計(jì):如何封裝AXI_SLAVE接口IP
在FPGA程序設(shè)計(jì)的很多情形都會使用到AXI接口總線,以PCIe的XDMA應(yīng)用為例,XDMA有兩個AXI接口,分別是AXI4 Master類型接口和AX...
基于PYNQ的軟件框架實(shí)現(xiàn)SSD目標(biāo)檢測算法硬件加速方案
設(shè)計(jì)目的與應(yīng)用 隨著人工智能的發(fā)展,神經(jīng)網(wǎng)絡(luò)正被逐步應(yīng)用于智能安防、自動駕駛、醫(yī)療等各行各業(yè)。目標(biāo)識別作為人工智能的一項(xiàng)重要應(yīng)用也擁有著巨大的前景,隨著...
攝像頭之于計(jì)算機(jī),就如同眼睛之于人類。我們認(rèn)識世界,首先就是從像視覺這樣的感官開始的。在利用感官獲取信息后,我們將其篩選過濾,再將其儲存至大腦中。那么,...
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