verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

Verilog任務(wù)與函數(shù)的區(qū)別

和函數(shù)一樣，任務(wù)（task）可以用來描述共同的代碼段，并在模塊內(nèi)任意位置被調(diào)用，讓代碼更加的直觀易讀。

2023-06-01 標(biāo)簽：Verilog 時序控制器 CLK 2.4k 0

Systemverilog event的示例

event是SystemVerilog語言中的一個強(qiáng)大特性，可以支持多個并發(fā)進(jìn)程之間的同步。

2022-10-17 標(biāo)簽：Verilog System 數(shù)據(jù)類型 2.4k 0

國外大學(xué)的FPGA開發(fā)項(xiàng)目盤點(diǎn)

據(jù)我了解，目前國內(nèi)很多大學(xué)是沒有開設(shè)FPGA相關(guān)課程的，所以很多同學(xué)都是自學(xué)，但是自學(xué)需要一定的目標(biāo)和項(xiàng)目，今天我們就去看看常春藤盟校Cornell U...

2023-12-22 標(biāo)簽：fpga Verilog 2.4k 0

verilog中有符號數(shù)和無符號數(shù)的本質(zhì)探究

不知道有沒有人像我一樣，長久以來將verilog中的有符號數(shù)視為不敢觸碰的禁區(qū)。

2023-12-04 標(biāo)簽：仿真器 Verilog VCS 2.3k 0

verilog整數(shù)四則運(yùn)算的位寬考量簡介

加、減使用補(bǔ)碼時，加減法可以統(tǒng)一，因而對加減不加區(qū)分，對有無符號也不加以區(qū)分。

2023-06-06 標(biāo)簽：FPGA設(shè)計 Verilog 2.3k 0

淺談Verilog中casex語句

代碼如下，大家看到這個代碼有什么體會？綜合會有什么Warning？

2023-12-07 標(biāo)簽：仿真 Verilog 代碼 2.3k 0

高質(zhì)量Verilog代碼有什么特點(diǎn)

高質(zhì)量的verilog代碼主要包含以下幾個要素：可讀性、功能、性能、標(biāo)準(zhǔn)化、穩(wěn)定性、可定位。

2019-03-30 標(biāo)簽：Verilog mac 2.3k 0

SPI通信總線概述和Verilog實(shí)現(xiàn)

SPI = Serial Peripheral Interface，是串行外圍設(shè)備接口，是一種高速，全雙工，同步的通信總線。

2025-02-07 標(biāo)簽：Verilog SPI 通信總線 2.3k 0

正點(diǎn)原子開拓者FPGA視頻:Verilog基礎(chǔ)語法

　　Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和...

2019-09-19 標(biāo)簽：fpga verilog 2.3k 0

SystemVerilog相比于Verilog的優(yōu)勢

我們再從對可綜合代碼的支持角度看看SystemVerilog相比于Verilog的優(yōu)勢。針對硬件設(shè)計，SystemVerilog引入了三種進(jìn)程alway...

2023-10-26 標(biāo)簽：fpga Verilog System 2.3k 0

SystemVerilog中的電平敏感事件控制

在verilog中絕大多數(shù)使用的都是邊沿敏感事件，例如@(posedge event)和@(negedge event)。

2022-12-12 標(biāo)簽：Verilog System 2.3k 0

FPGA入門之信號類型

Verilog HDL 的信號類型有很多種，主要包括兩種數(shù)據(jù)類型：線網(wǎng)類型(net type) 和寄存器類型（ reg type）。在進(jìn)行工程設(shè)計的過程...

2023-03-21 標(biāo)簽：寄存器數(shù)據(jù)Verilog 2.3k 0

FPGA設(shè)計中的反饋路徑可以怎么優(yōu)化呢？

在FPGA設(shè)計中，我們可能會碰到這樣的路徑，如下圖所示。圖中兩個輸入數(shù)據(jù)為64位，寄存一拍后給到二選一MUX的數(shù)據(jù)輸入端

2023-03-24 標(biāo)簽：FPGA設(shè)計寄存器 Verilog 2.3k 0

編寫一個創(chuàng)建模塊dut實(shí)例的測試平臺

編寫一個創(chuàng)建模塊dut實(shí)例（具有任何實(shí)例名稱）的測試平臺，并創(chuàng)建一個時鐘信號來驅(qū)動模塊的clk輸入。時鐘周期為 10 ps。時鐘應(yīng)初始化為零，其第一個轉(zhuǎn)...

2023-03-13 標(biāo)簽：Verilog HDL 時鐘信號 2.3k 0

Verilog實(shí)現(xiàn)流水燈及與C語言的對比

　　由原理圖可知僅當(dāng)FPGA的對應(yīng)管腳輸入低電平時LED才會亮，流水燈的效果可以輪流讓四個對應(yīng)管腳輸出低電平來產(chǎn)生。

2023-05-14 標(biāo)簽：fpga led Verilog 2.3k 0

verilog task和function區(qū)別

verilog中的task和function都是用于實(shí)現(xiàn)模塊中的可重復(fù)的功能，并且可以接收參數(shù)和返回結(jié)果。但是它們在編寫和使用上有一些區(qū)別。下面將詳細(xì)介...

2024-02-22 標(biāo)簽：模塊 Verilog 參數(shù) 2.3k 0

Verilog的設(shè)計方法介紹

Verilog 的設(shè)計多采用自上而下的設(shè)計方法（top-down）。即先定義頂層模塊功能，進(jìn)而分析要構(gòu)成頂層模塊的必要子模塊；

2023-05-29 標(biāo)簽：fpga 寄存器 Verilog 2.3k 0

什么是FPGA的綜合和約束的關(guān)系？

系統(tǒng)Verilog RTL模型-這些模型由設(shè)計工程師編寫，代表需要在ASIC或FPGA中實(shí)現(xiàn)的功能行為

2023-02-09 標(biāo)簽：fpga asic Verilog 2.3k 0

verilog中repeat必須用begin和end嗎

在Verilog中，repeat語句不需要使用begin和end塊。repeat語句是一種循環(huán)控制語句，允許重復(fù)執(zhí)行一個代碼塊指定的次數(shù)。它的一般語法如...

2024-02-23 標(biāo)簽：Verilog 循環(huán)代碼 2.3k 0

設(shè)計一個計數(shù)器來講解時序邏輯

時序邏輯是Verilog HDL 設(shè)計中另一類重要應(yīng)用。從電路特征上看來，其特點(diǎn)為任意時刻的輸出不僅取決于該時刻的輸入，而且還和電路原來的狀態(tài)有關(guān)。

2023-08-14 標(biāo)簽：fpga 邏輯電路寄存器 2.3k 0

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