IBIS模型概述
IBIS是一種器件模型標(biāo)準(zhǔn)，允許使用行為模型進行開發(fā)，這些行為模型描述了器件內(nèi)部互聯(lián)的信號。IBIS模型保留專用的電路信息，不像SPICE這種結(jié)構(gòu)化模型，IBIS模型是基于測量或電路仿真得到的 V/I曲線數(shù)據(jù)。

每個IOB標(biāo)準(zhǔn)都有IBIS模型，器件的所有I/O標(biāo)準(zhǔn)的IBIS模型組合在一起便是IBIS文件。IBIS文件還包含器件中所使用的管腳列表，這些管腳連接到配置為支持特定I/O標(biāo)準(zhǔn)的IOB上，該標(biāo)準(zhǔn)會將管腳與特定的IBIS buffer模型關(guān)聯(lián)在一起。

IBIS標(biāo)準(zhǔn)規(guī)定了輸出文件的格式，包括一個文件頭部分和一個組件描述部分。IBIS開源論壇小組開發(fā)了Golden Parser這款工具，可以通過檢查IBIS數(shù)據(jù)格式中的語法來驗證IBIS模型文件。

當(dāng)使用Vivado IDE導(dǎo)出IBIS模型時，軟件會生成一個.ibs文件，其中包含了：設(shè)計使用管腳列表、FPGA內(nèi)部與管腳連接的信號、與管腳連接的IOB的IBIS buffer模型。

導(dǎo)出IBIS模型
設(shè)計者通常都會關(guān)心信號完整性問題，比如交叉干擾、地彈、同時轉(zhuǎn)換噪聲（SSN）。 PCB工程師使用IBIS模型仿真設(shè)計，可以更好的在系統(tǒng)級角度了解信號完整性情況。IBIS模型有助于描述電流電壓（I-V）曲線和封裝器件的信息。

Vivado會使用設(shè)計中的網(wǎng)表和實現(xiàn)細(xì)節(jié)，將這些信息與可用的每個管腳的封裝信息聯(lián)合起來，創(chuàng)建一個IBIS模型。打開某一階段的設(shè)計，點擊File->Export->Export IBIS Model：

Output File：規(guī)定輸出IBIS文件的名稱和路徑；

Include all models：默認(rèn)情況下，只有設(shè)計中用到的buffer模型才會添加到IBIS文件中。選中此選項，會添加FPGA中所有可用的I/O buffer模型；

Disable per pin modeling：禁止包含每一個管腳的封裝模型。勾選此選項，所有管腳的封裝會簡化為單個RLC傳輸線模型，并且在IBIS文件的Package部分中定義；

Maximum length of signal names：會將信號名稱截斷到限制的長度，可以設(shè)置為40、20或Unlimited.

Updated generic IBIS model file：可選地提供一個器件的IBIS模型；

Updated parasitic package data file：可選地提供一個用于每個管腳提取的pkg文件。上述兩個文件在Vivado安裝目錄下data/parts目錄中都有，一般只有在該目錄中沒有這些文件的情況下才需要在此處設(shè)置。

Component Name：默認(rèn)名稱為器件的系列，可以在這里設(shè)置改變IBIS文件中Component部分的名稱。

導(dǎo)出的ibs文件可以用文本編輯器打開查看信息，包含文件頭和Component（名稱默認(rèn)為FPGA系列KINTEX7）兩部分，：

結(jié)合本系列第13篇~第16篇，除了IBIS模型外，Vivado還提供了CSV文件、DRC檢查、SSN分析等工具，幫助設(shè)計者完成PCB設(shè)計。此外，為了在整個PCB環(huán)境下更好地優(yōu)化I/O賦值工作，Xilinx還支持Cadence Allegro FPGA System Planner和Mentor Graphics I/O Designer兩款第三方工具。有機會后面再做介紹。

編輯：hfy