前言：

近年來，封裝技術在半導體領域發(fā)揮的作用越來越大，越來越多前道工藝需要完成的步驟被引入后道工藝當中，兩者的界限變得越來越模糊。隨之而來的是，越來越多超越傳統(tǒng)封裝理念的先進封裝技術被提出。

滿足芯片發(fā)展需求需要先進封裝

隨著芯片不斷向微型化發(fā)展，工藝制程開始向著更小的5nm、3nm推進，已經越來越逼近物理極限，付出的代價也將越來越大，因此摩爾定律屢屢被傳將走到盡頭，迫切需要另辟蹊徑推動技術進步。

先進封裝會成為下一階段半導體技術的重要發(fā)展方向。隨著摩爾定律發(fā)展趨緩，通過先進封裝技術來滿足系統(tǒng)微型化、多功能化成為了集成電路產業(yè)發(fā)展的新引擎。

先進封裝技術能夠相對輕松地實現芯片的高密度集成、體積的微型化和更低的成本等需求，符合高端芯片向尺寸更小、性能更高、功耗更低演進的趨勢。

如今AI市場的不斷擴張推動著先進封裝行業(yè)的增長，AI芯片組需要運算速度更快的內核、更小巧的外形以及高能效，這些需求驅動著先進封裝市場。

5G技術的普及也在增加先進封裝市場的需求，5G芯片組較依賴先進封裝技術，來實現高性能、小尺寸和低功耗。

先進封裝市場將從當前市場價值升至到超過250億美元，到2026年將超過400億美元，2020年到2026年期間將是增長的高爆期，其年復合增長率將達到8%。

異構整合：治療芯片微縮難題

半導體先進制程紛紛邁入了7納米、5納米，接著開始朝3納米和2納米邁進，電晶體大小也因此不斷接近原子的物理體積限制，電子及物理的限制也讓先進制程的持續(xù)微縮與升級難度越來越高。

異構整合概念便應運而生，同時成為IC芯片的創(chuàng)新動能。將兩種不同制程、不同性質的芯片整合在一起。

這增強了功能性，可以對采用不同工藝、不同功能、不同制造商制造的組件進行封裝。

因此，IC代工、制造及半導體設備業(yè)者紛紛投入異構整合發(fā)展，2．5D、3D封裝、Chiplets等現今熱門的封裝技術，便是基于異構整合的想法。

2．5D封裝：治療芯片生產成本難題

隨著智能手機、AIoT等應用，不僅需要更高的性能，還要保持小體積、低功耗。

在這樣的情況下，必須想辦法將更多的芯片堆積起來使體積再縮小，因此目前封裝技術除了原有的SiP之外，也紛紛朝向立體封裝技術發(fā)展，2．5D封裝技術正是其中被人所熟知的一種。

2．5D封裝通常用于ASIC、FPGA、GPU和內存立方體，并最終在高帶寬內存（HBM）處理器集成中流行起來。

扇出型晶圓級封裝（FOWLP）也可歸為2．5D封裝的一種方式。扇出型晶圓級封裝技術的原理，是從半導體裸晶的端點上，拉出需要的電路至重分布層，進而形成封裝。

扇出型晶圓級封裝為晶圓模提供了更多的外部接觸空間，將芯片嵌入環(huán)氧模塑料內，然后在晶片表面制造高密度重分布層（RDL）和焊料球，形成重組晶片。

3D封裝技術：直接將芯片堆疊起來

在3DIC封裝中，邏輯模塊堆疊在內存模塊上，而不是創(chuàng)建一個大型的系統(tǒng)片上（SoC），并且模塊通過一個主動交互器連接。

相較于2．5D封裝，3D封裝的原理是在芯片制作電晶體（CMOS）結構，并且直接使用硅穿孔來連結上下不同芯片的電子訊號，以直接將記憶體或其他芯片垂直堆疊在上面。

此項封裝最大的技術挑戰(zhàn)便是，要在芯片內直接制作硅穿孔困難度極高，不過，由于高效能運算、人工智能等應用興起，加上硅通孔（TSV）技術愈來愈成熟，可以看到越來越多的CPU、GPU和記憶體開始采用3D封裝。

Chiplets：摩爾定律瓶頸衍生的技術替代方案

由于電子終端產品朝向高整合趨勢發(fā)展，對于高效能芯片需求持續(xù)增加，但隨著摩爾定律逐漸趨緩，在持續(xù)提升產品性能過程中，如果為了整合新功能芯片模組而增大芯片面積，將會面臨成本提高和低良率問題。

因此，Chiplets成為半導體產業(yè)因摩爾定律面臨瓶頸所衍生的技術替代方案。

因為先進制程成本非常高昂，特別是模擬電路、I/O等愈來愈難以隨著制程技術縮小，而Chiplets是將電路分割成獨立的小芯片，并各自強化功能、制程技術及尺寸，最后整合在一起，以克服制程難以微縮的挑戰(zhàn)。

Chiplets允許設計者利用各種各樣的IP而不必考慮它們是在哪個節(jié)點或技術上制造;它們可以在硅、玻璃和層壓板等多種材料上建造。

芯片巨頭同時深入探索封裝技術

以臺積電、英特爾、三星為代表的三大芯片巨頭正積極探索先進封裝技術。

臺積電：

·CoWoS是臺積電推出的2．5D封裝技術，被稱為晶圓級封裝，CoWoS針對高端市場，連線數量和封裝尺寸都比較大。

自2012年開始量產CoWoS以來，臺積電就通過這種芯片間共享基板的封裝形式，把多顆芯片封裝到一起，而平面上的裸片通過SiliconInterposer互聯，這樣達到了封裝體積小，傳輸速度高，功耗低，引腳少的效果。

·開發(fā)了晶圓級封裝技術——系統(tǒng)整合芯片，是以關鍵的銅到銅接合結構，搭配TSV以實現最先進的3D IC技術，可將多個小芯片整合成一個面積更小與輪廓更薄的系統(tǒng)單晶片。

·在Fan-out和3D先進封裝平臺方面已處于領先地位，其先進封裝技術儼然已成為一項成熟的業(yè)務，并為其帶來了可觀的收入。

目前有4座先進的芯片封測工廠，新投產兩座之后，就將增加到6座，在明后兩年投產的兩座芯片封裝工廠，也將采用3D Fabric先進封裝技術。

·臺積電將SoIC、CoWoS、InFO-R、CoW、WoW等先進封裝技術平臺加以整合，統(tǒng)一命名為“TSMC 3D Fabric”。

此平臺將提供芯片連接解決方案，滿足用戶在整合數字芯片、高帶寬存儲芯片及特殊工藝芯片方面的需求。

三星：

·主要布局在面板級扇出型封裝（FOPLP），三星在FOPLP投資已超過4億美元。2018年FOPLP技術實現商用，應用于其自家智能手手表Galaxy Watch的處理器封裝應用中。

·為擴大半導體封裝技術陣容，不僅開發(fā)FOPLP，也開發(fā)FOWLP技術。還在2019年上半年收購子公司三星電機的半導體封裝PLP事業(yè)，不斷加強封裝的實力。

·2019年10月，三星開發(fā)出業(yè)界首個12層3D-TSV（硅穿孔）技術，這項新創(chuàng)新被認為是大規(guī)模生產高性能芯片所面臨的的最具挑戰(zhàn)性的封裝技術之一，因為它需要極高的精度才能通過擁有六萬多個TSV孔的三維配置垂直互連12個DRAM芯片。

英特爾：

·2017年，英特爾推出了EMIB（嵌入式多芯片互連橋接）封裝技術，可將不同類型、不同工藝的芯片IP靈活地組合在一起，類似一個松散的SoC。

·隨后發(fā)布了3D封裝技術Foveros，首次在邏輯芯片中實現3D堆疊，對不同種類芯片進行異構集成。

英特爾的3D封裝技術結合了3D和2D堆疊的兩項優(yōu)勢，英特爾ODI全向互連技術可通過在小芯片之間的布線空隙來實現，而這些是臺積電系統(tǒng)整合單晶片（So IC）技術做不到的。

·最新發(fā)布的“混合結合”技術，能夠實現10微米及以下的凸點間距，較Fovreros封裝的25—50微米凸點間距有了明顯提升，并且優(yōu)化芯片的互連密度、帶寬和功率表現，進一步提升芯片系統(tǒng)的計算效能。

結尾：

先進封裝也成為延續(xù)摩爾定律的關鍵技術，一個蘿卜一個坑，先進封裝的發(fā)展技術，將有效“治療”目前芯片提升難點，成為擺脫眼下束縛的“良藥”。
責編AJX