AMD Vitis 軟件平臺是一款開發(fā)環(huán)境，主要用于開發(fā)包括 FPGA 架構(gòu)、Arm 處理器子系統(tǒng)和 AI 引擎在內(nèi)的設(shè)計。Vitis 工具與 AMD Vivado ML 設(shè)計套件相結(jié)合，可為設(shè)計開發(fā)提供更高層次的抽象。

本用戶指南涵蓋了 Vitis 入門、使用 Vitis Unified IDE、Bootgen 工具、Vitis Python CLI、軟件命令行工具、GNU 編譯器工具、嵌入式設(shè)計教程以及驅(qū)動程序和庫。如果您希望獲取完整版文檔，請至文末掃描二維碼進行下載。

Vitis 軟件平臺包括以下工具

• Vitis Embedded - 用于開發(fā)在嵌入式 Arm 處理器上運行的 C/C++ 應(yīng)用代碼

• 編譯器和仿真器 - 用于使用 AI 引擎陣列執(zhí)行設(shè)計

• Vitis HLS - 用于開發(fā)基于 C/C++ 的 IP 塊，該 IP 塊主要針對 FPGA 架構(gòu)

• Vitis Model Composer 是一種基于模型的設(shè)計工具，可在 MathWorks Simulink 環(huán)境中進行快速設(shè)計探索

• 一系列性能優(yōu)化的開源庫函數(shù)，如 DSP、視覺、求解器、超聲和 BLAS 等，其可采用 FPGA 架構(gòu)執(zhí)行，也可使用 AI 引擎執(zhí)行

工具與庫

Vitis 嵌入式

Vitis Embedded 是一個獨立的嵌入式軟件開發(fā)包，主要用于開發(fā)運行在嵌入式 Arm 處理器上的主機應(yīng)用。

Vitis AIE DSP 設(shè)計工具

編譯器和仿真器

AMD Versal 自適應(yīng) SoC 器件具有 AI 引擎陣列，有助于采用資源和電源都優(yōu)化的方式實現(xiàn)高性能 DSP 功能。將 AI 引擎與 FPGA 架構(gòu)資源一起使用，有助于非常高效地實現(xiàn)高性能 DSP 應(yīng)用。

Vitis HLS

Vitis HLS 工具允許用戶通過將 C/C++ 函數(shù)綜合成 RTL，輕松創(chuàng)建復(fù)雜的 FPGA 算法。

Vitis HLS 工具與 Vivado ML 設(shè)計套件（用于綜合、布置和路由）及 Vitis 統(tǒng)一軟件平臺（用于異構(gòu)系統(tǒng)設(shè)計和應(yīng)用）高度整合。

Vitis Model Composer

Vitis Model Composer 是一款基于模型的設(shè)計工具，可在 MathWorks Simulink 環(huán)境中實現(xiàn)快速的設(shè)計探索。

此外，該工具還允許您使用一系列 AI 引擎和可編程邏輯 (HDL/HLS) 塊對設(shè)計進行建模和仿真。

Vitis 庫

性能優(yōu)化的開源庫，提供開箱即用的加速，對于采用 C、C++ 編寫的現(xiàn)有應(yīng)用而言，代碼修改極少，甚至不需要修改代碼。

按原樣利用特定領(lǐng)域的加速庫，通過修改適應(yīng)您的需求，或者在您的自定義加速器中用作算法構(gòu)建塊。

設(shè)計流程

Vitis 嵌入式軟件開發(fā)流程

在 AMD 自適應(yīng) SoC 中為 Arm 嵌入式處理器子系統(tǒng)開發(fā) C/C++ 代碼的設(shè)計人員通常會使用該流程。

• 硬件工程師不僅可設(shè)計可編程邏輯，而且還可使用 AMD Vivado ML 設(shè)計套件將硬件按 XSA 文件導(dǎo)出。

• 軟件工程師可將這些硬件設(shè)計信息整合到他們的目標(biāo)平臺中，并可使用 Vitis 嵌入式軟件開發(fā)應(yīng)用代碼。

開發(fā)人員可在 Vitis 嵌入式軟件中執(zhí)行所有系統(tǒng)級驗證，并通過生成引導(dǎo)映像來啟動應(yīng)用。

2023.2 版本新特性

• AIE-DSP 設(shè)計的新特性：AIE 仿真器和編譯器增強

• 全新獨立 Vitis 嵌入式安裝程序：面向為 PS 子系統(tǒng)編寫嵌入式 C 代碼的設(shè)計人員

• 最新 Vitis 統(tǒng)一 IDE (GUI)：從 2023.2 版開始，Vitis 將在所有 Vitis 工具中提供一個全新的通用 GUI。

• 配置文件、調(diào)試與跟蹤的新特性 — 面向 AMD Versal AIE 器件系列

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《Vitis 統(tǒng)一軟件平臺文檔》

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