基于 Cadence 30 年的行業(yè)知識和地位，全新人工智能定制設計解決方案 Virtuoso Studio 采用了多項創(chuàng)新功能和全新基礎架構，能實現(xiàn)卓越的生產(chǎn)力，以及超越經(jīng)典設計界限的全新集成水平。在本文中，您將了解到優(yōu)異的模擬設計工具如何變得更好，并助您解決富有挑戰(zhàn)性的設計問題。

在當今快節(jié)奏的世界中，寄生參數(shù)提取已成為一個普遍存在的問題。這種現(xiàn)象不僅出現(xiàn)在生物學上，也延伸到了片上系統(tǒng)（SoC）設計中。隨著尖端技術的興起，錯綜復雜的設備網(wǎng)絡將我們的世界連接起來，每一個設備都更智能、更小巧、更高效，這一技術奇跡在很大程度上得益于 SoC 的創(chuàng)新發(fā)展?？煽?、高效和多功能的 SoC 是這些設備的核心，隨著體積的縮小，SoC 卻需容納更多功能，新的挑戰(zhàn)隨之產(chǎn)生。從版圖完成度來看，電遷移（EM）和電壓降（IR drop）至關重要，因為這些挑戰(zhàn)可能會影響設計壽命和功能。傳統(tǒng)流程中，我們在版圖完成后提取 EM 和 IR 的參數(shù)細節(jié)，這可能會導致設計延遲。如果能在版圖設計過程中即時查看 EM 和 IR 的參數(shù)細節(jié)，版圖設計師的工作也能更輕松。

本文將探討面對這些問題時，設計中寄生提取的重要性，以及它如何塑造現(xiàn)代 SoC 版圖的設計周期，確保其滿足功能和可靠性的嚴格要求。讓我們潛入微觀世界，面對電遷移（EM）和電壓降（IR drop）的挑戰(zhàn)，為設備耐久性而戰(zhàn)。

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剖析 SoC 的挑戰(zhàn)：EMIR 的困境

隨著 SoC 幾何尺寸的縮小，我們需要關注兩件事：電遷移（EM）和電壓降（IR drop）。EM 是指電子穿過金屬，將金屬離子拖向電流。片上系統(tǒng)（SoC）的小型化改變了這些組件內部接線的尺寸。隨著導線變得更長、更窄，一個問題出現(xiàn)了：狹窄的導線“頸”會導致電流密度增加。增大的電流會對收窄處的金屬原子施加力，進一步收縮已經(jīng)很窄的通道。這種自傳輸?shù)膯栴}在高溫環(huán)境下會被放大，對軍事和汽車等操作條件繁重的行業(yè)構成威脅。電壓降是另一件需要謹慎對待的問題：它會導致電壓下降到電池的規(guī)格電壓以下，導致間歇性故障。對于模塊斷電設計而言，電壓分析至關重要，以確保當模塊重新激活時，不會因為 IR 下降太多而導致芯片的其他部分故障。

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互聯(lián)建立后正確性檢查

在審視建立精確互聯(lián)的復雜性時，互聯(lián)建立后分析的重要性變得顯而易見。確保連接建立后電流分配的準確性對于防止設計過程中因靜態(tài)或有限電流而產(chǎn)生的問題至關重要。從傳統(tǒng)上來看，版圖完成后進行寄生參數(shù)抽取，如需要進行修改，則會導致延遲——可能只需細微調整，也可能是復雜的全面重新設計。一個主動和動態(tài)的策略是必不可少的，以避免上述瓶頸并彌補縮短的時間窗口。上述策略可以最小化重復的寄生提取，預測可能的重大修改，在避免延長設計周期的同時保證互連的準確性和可靠性。

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寄生提取：對寄生者的討伐

寄生提取是版圖設計周期至關重要的環(huán)節(jié)，需要嚴格遵守規(guī)格，提高版圖精度。對寄生參數(shù)的精確提取有助于優(yōu)化電路仿真并提高仿真輸出的可靠性。為了設計穩(wěn)健和持久運行的 SoC，必須進行徹底的 EMIR 檢查，確保每個物理設計組件從一開始即符合電學要求，并通過微調以實現(xiàn)原始設計意圖。此外，互連完整性驗證對保證長期可靠性至關重要。每個制造過程都由決定每一層和相關通孔的允許電流的復雜規(guī)則所支配。這可能會因相反方向的電流而變化，版圖工程師需要進行嚴格的檢查，執(zhí)行迭代仿真和校正，以符合每層和通孔電流容量相關的工藝規(guī)定。

更復雜的先進工藝節(jié)點尤其如此，它們提供了可觀的性能回報，但也伴隨巨大的風險。當電路設計師等待完整的 LVS DRC 完成后的版圖，然后根據(jù)原始設計意圖進行驗證時，不確定性就會出現(xiàn)。在此期間，許多關于組件布局和布線的版圖決策都沒有考慮電氣因素。只有在驗證階段（寄生提取和仿真后），這些決策的影響才會顯現(xiàn)。因此，設計團隊經(jīng)常會發(fā)現(xiàn)自己處于驗證和實現(xiàn)預期設計之間漫長的迭代周期中，使生產(chǎn)力降低。

如果我們可以在版圖繪制時立即獲知版圖的特性或更改如何影響 EM 等電氣設計要求，或者發(fā)現(xiàn)互連的寄生問題，而不是等待版圖完成后提取的話，情況是否能有所改觀呢？任何與寄生提取相關的設計調整要求都有可能顯著擾亂日程安排，并有可能從微小修改升級到大規(guī)模檢修。

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主動出擊：交互式仿真和動態(tài)檢查

因此，主動出擊是一種將潛在災難扼殺在萌芽狀態(tài)的動態(tài)方法，Cadence Virtuoso Studio 這樣的現(xiàn)代工具正在引領交互式仿真驅動布線和電氣感知設計（EAD）新趨勢。

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Virtuoso 仿真驅動布線：預警系統(tǒng)

仿真驅動布線允許設計人員查看仿真模擬數(shù)據(jù)集的合規(guī)性，在設計過程的早期識別 EM 和寄生問題。Virtuoso 仿真驅動布線向電氣需求驅動的“建立即正確”布線又邁出了一步。它提供了在交互式布線過程中考慮電流密度和最大電阻設計規(guī)則的環(huán)境，對汽車或航空等長期可靠性要求極高的行業(yè)至關重要。Virtuoso 具有獨特的設計解決方案，交互式仿真驅動布線為版圖設計師提供了一種強大的新方法，利用可預測的流程滿足電源密度約束，大幅縮短簽核時間，提高了生產(chǎn)力和設計可靠性。交互式仿真驅動布線不僅使版圖工程師能夠在交互式布線的幫助下把握項目時間，還可以實現(xiàn)如下目標:

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每個網(wǎng)絡電源分配的可視化

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控制仿真驅動布線，根據(jù)網(wǎng)絡拓撲計算電流

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根據(jù)估計的電流自動確定導線和過孔尺寸

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根據(jù)估計的電流自動連接器件

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利用 EAD 瀏覽器修復 EM 違規(guī)

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減少迭代次數(shù)，版圖生產(chǎn)力提高達 50%

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Virtuoso EAD 流程：讓挑戰(zhàn)無處躲藏

EAD 流程不僅是檢查，而是在版圖編輯期間捕獲并將 RC 寄生參數(shù)可視化，即時修復違規(guī)參數(shù)。使用 Cadence Virtuoso Studio 電氣感知設計（EAD）工具，您可以立即獲得更改如何影響版圖和電路性能的反饋。該技術不僅允許即時 EM 檢查，還允許寄生重新仿真。設計師現(xiàn)在可以重新仿真版圖的任何部分，從最早的關鍵組網(wǎng)到最終確認遵守原始設計規(guī)范。這些進步提高了效率，并使設計師能夠在設計過程中微調和優(yōu)化版圖，以獲得最佳性能。EAD 的早期采用者反饋其總設計時間至少縮短了 30%，顯著減少了實現(xiàn)和驗證階段之間昂貴的迭代循環(huán)。這就是重塑設計流程，變被動糾正為主動防護。

結論

SoC 設計領域不斷發(fā)展，尺寸縮小導致了電遷移（EM）和電壓降（IR drop）等重要挑戰(zhàn)。然而，隨著 Virtuoso 仿真驅動布線和 EAD 等現(xiàn)代方法的出現(xiàn)，寄生提取工程師的工具比以往任何時候都更好。實時結果使設計師能夠建立高質量版圖，同時確保他們的努力能夠經(jīng)受住時間和性能的考驗。

審核編輯：劉清