LMK0482x 系列是業(yè)界性能最高的時(shí)鐘調(diào)節(jié)器，支持 JEDEC JESD204B。

PLL2 的 14 個(gè)時(shí)鐘輸出可配置為使用器件和 SYSREF 時(shí)鐘驅(qū)動(dòng) 7 個(gè) JESD204B 轉(zhuǎn)換器或其他邏輯器件。SYSREF 可以使用直流和交流耦合提供。不僅限于JESD204B應(yīng)用，14 個(gè)輸出中的每一個(gè)都可以單獨(dú)配置為傳統(tǒng)時(shí)鐘系統(tǒng)的高性能輸出。

LMK0482x 系列具有高性能，加上在功率或性能之間權(quán)衡的能力、雙 VCO、動(dòng)態(tài)數(shù)字延遲、保持和無(wú)毛刺模擬延遲等功能，是提供靈活的高性能時(shí)鐘樹的理想選擇。
*附件：lmk04826.pdf

特性

• JEDEC JESD204B支持
• 超低 RMS 抖動(dòng)
  • 88 fs RMS 抖動(dòng)（12 kHz 至 20 MHz）
  • 91 fs RMS 抖動(dòng)（100 Hz 至 20 MHz）
  • 245.76 MHz時(shí)–162.5 dBc/Hz本底噪聲
• PLL2 提供多達(dá) 14 個(gè)差分器件時(shí)鐘
  • 多達(dá) 7 個(gè) SYSREF 時(shí)鐘
  • 最大時(shí)鐘輸出頻率 3.1 GHz
  • 來(lái)自 PLL2 的 LVPECL、LVDS、HSDS、LCPECL 可編程輸出
• PLL1 多達(dá) 1 個(gè)緩沖 VCXO/晶體輸出
  • LVPECL、LVDS、2xLVCMOS 可編程
• 雙環(huán)路PLLatinum? PLL架構(gòu)
• PLL1
  • 多達(dá) 3 個(gè)冗余輸入時(shí)鐘
    • 自動(dòng)和手動(dòng)切換模式
    • 無(wú)中斷開關(guān)和LOS
  • 集成低噪聲晶體振蕩器電路
  • 輸入時(shí)鐘丟失時(shí)的保持模式
• PLL2
  • 歸一化 [1 Hz] PLL 本底噪聲為
    –227 dBc/Hz
  • 相位檢測(cè)器速率高達(dá) 155 MHz
  • OSCin 倍頻器
  • 兩個(gè)集成低噪聲VCO
• 50% 占空比輸出分頻，1 至 32
  （偶數(shù)和奇數(shù)）
• 精密數(shù)字延遲，動(dòng)態(tài)可調(diào)
• 25 ps 步進(jìn)模擬延遲
• 多模：雙 PLL、單 PLL 和時(shí)鐘分配
• 工業(yè)溫度范圍：–40 至 85°C
• 支持 105°C PCB 溫度（在導(dǎo)熱墊處測(cè)量）
• 3.15V 至 3.45V 工作電壓
• 封裝：64引腳QFN（9.0 mm × 9.0 mm × 0.8 mm）

參數(shù)

?1. 產(chǎn)品概述?

LMK0482x系列（包括LMK04821、LMK04826、LMK04828）是高性能雙鎖相環(huán)（PLL）時(shí)鐘抖動(dòng)清除器，專為無(wú)線基礎(chǔ)設(shè)施、數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘、網(wǎng)絡(luò)通信（如SONET/SDH）、醫(yī)療/軍事/航空航天等應(yīng)用設(shè)計(jì)。其核心特性包括：

• ?超低RMS抖動(dòng)?：12 kHz至20 MHz帶寬下低至88 fs，100 Hz至20 MHz下91 fs。
• ?JESD204B支持?：提供14路可配置差分時(shí)鐘輸出（7路設(shè)備時(shí)鐘+7路SYSREF時(shí)鐘），支持多通道同步。
• ?雙PLL架構(gòu)?：
  • ?PLL1?：支持外部VCXO/晶體輸入，實(shí)現(xiàn)頻率清潔和冗余輸入切換。
  • ?PLL2?：集成雙VCO（頻率范圍覆蓋1.84–3.08 GHz），提供靈活的時(shí)鐘分配和低噪聲輸出。

?2. 關(guān)鍵特性?

• ?輸出配置?：
  • 14路差分輸出可編程為L(zhǎng)VDS、LVPECL、HSDS或LCPECL格式，支持最高3.1 GHz頻率。
  • 每路輸出支持獨(dú)立分頻（1–32）、數(shù)字延遲（4–32 VCO周期）和模擬延遲（0–575 ps）。
• ?冗余與同步?：
  • 支持3路參考輸入（CLKin0/1/2），支持自動(dòng)/手動(dòng)切換和零延遲反饋模式。
  • 集成SYSREF生成器，滿足JESD204B確定性延遲需求。
• ?低噪聲性能?：
  • 噪聲底低至-162.5 dBc/Hz（245.76 MHz時(shí)）。
  • 相位噪聲優(yōu)化設(shè)計(jì)，適用于高精度時(shí)鐘樹應(yīng)用。

?3. 功能模式?

• ?雙環(huán)模式?：PLL1清潔外部VCXO噪聲，PLL2生成高頻低抖動(dòng)時(shí)鐘。
• ?單環(huán)模式?：禁用PLL1，直接使用PLL2內(nèi)部VCO或外部VCO。
• ?時(shí)鐘分配模式?：繞過(guò)PLL，直接分配輸入時(shí)鐘至輸出。
• ?零延遲模式?：通過(guò)反饋路徑（內(nèi)部或外部）確保輸入與輸出時(shí)鐘相位對(duì)齊。

?4. 應(yīng)用場(chǎng)景?

• ?無(wú)線基站?：為ADC/DAC提供低抖動(dòng)時(shí)鐘。
• ?高速數(shù)據(jù)轉(zhuǎn)換?：JESD204B接口的時(shí)鐘同步。
• ?網(wǎng)絡(luò)設(shè)備?：SONET/SDH時(shí)鐘恢復(fù)與分配。
• ?測(cè)試儀器?：高精度時(shí)序控制。

?5. 封裝與電氣特性?

• ?封裝?：64引腳QFN（9.0 mm × 9.0 mm），工業(yè)級(jí)溫度范圍（-40°C至85°C）。
• ?電源?：3.15–3.45 V，典型功耗565–665 mA（全功能運(yùn)行）。
• ?ESD保護(hù)?：HBM ±2000 V，CDM ±250 V。

?6. 設(shè)計(jì)支持?

• 提供詳細(xì)的寄存器配置指南（如SYNC/SYSREF時(shí)序控制、動(dòng)態(tài)延遲調(diào)整）。
• 支持SPI接口編程，寄存器映射覆蓋時(shí)鐘輸出、PLL參數(shù)、狀態(tài)監(jiān)控等。