引言

現(xiàn)代便攜式電子設(shè)備與分布式電源系統(tǒng)對(duì)DC-DC變換器提出了高頻化、低EMI及快速瞬態(tài)響應(yīng)的復(fù)合要求。恒定導(dǎo)通時(shí)間（COT）控制架構(gòu)憑借其環(huán)路結(jié)構(gòu)簡(jiǎn)潔、瞬態(tài)響應(yīng)迅速等固有優(yōu)勢(shì)，在降壓型Buck變換器領(lǐng)域獲得廣泛應(yīng)用。然而，傳統(tǒng)COT架構(gòu)的開關(guān)頻率隨輸入電壓、負(fù)載電流及外部元件參數(shù)漂移而顯著變化，導(dǎo)致EMI頻譜難以預(yù)測(cè)、多相并聯(lián)時(shí)均流精度惡化，并可能引發(fā)音頻噪聲干擾等工程問題。國(guó)科安芯推出的ASP4644芯片采用雙鎖相環(huán)（Dual-PLL）協(xié)同控制架構(gòu)，通過頻率同步PLL與時(shí)鐘同步PLL的級(jí)聯(lián)耦合機(jī)制，實(shí)現(xiàn)開關(guān)頻率對(duì)外部參考時(shí)鐘或內(nèi)部可編程頻率的自適應(yīng)跟蹤。本文對(duì)該架構(gòu)的工程可行性、電路實(shí)現(xiàn)細(xì)節(jié)及多相并聯(lián)應(yīng)用價(jià)值進(jìn)行系統(tǒng)性技術(shù)分析。

COT控制架構(gòu)的固有局限與演進(jìn)需求

COT控制模式的理論開關(guān)頻率fSW ≈ VOUT/(VIN·Ton)，在穩(wěn)態(tài)下應(yīng)保持相對(duì)恒定。然而工程實(shí)踐中，比較器延遲、驅(qū)動(dòng)傳播延時(shí)及死區(qū)時(shí)間的工藝角漂移、溫度變化等因素導(dǎo)致有效Ton偏離設(shè)計(jì)值。輕載時(shí)進(jìn)入DCM模式引入附加諧振周期，進(jìn)一步加劇頻率不可控性。多相并聯(lián)時(shí)，各相PCB走線寄生參數(shù)差異引起時(shí)鐘skew，破壞相位交錯(cuò)精度。單PLL時(shí)鐘同步方案雖可鎖定振蕩器頻率，但無(wú)法消除功率級(jí)延遲引入的相位誤差，難以實(shí)現(xiàn)逐周期精確跟蹤。

ASP4644提出的Dual-PLL架構(gòu)將頻率鎖定分解為"時(shí)鐘源同步"與"功率級(jí)跟蹤"兩個(gè)子任務(wù)，通過電流域跨導(dǎo)線性環(huán)實(shí)現(xiàn)低延遲耦合，為多相系統(tǒng)的相位精確控制提供了新的技術(shù)路徑。

雙PLL架構(gòu)原理與系統(tǒng)框圖

ASP4644系統(tǒng)架構(gòu)嚴(yán)格遵循功能模塊化原則，劃分為七大功能單元。其中頻率同步PLL與時(shí)鐘同步PLL**構(gòu)成雙環(huán)控制核心。為行文清晰，本文將前者稱為"外同步PLL"，后者稱為"內(nèi)置偽PLL"。
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外同步PLL：振蕩器頻率基準(zhǔn)生成

外同步PLL由鑒頻鑒相器（PFD）、電荷泵（CP）、跨導(dǎo)OTA、RT電流產(chǎn)生電路、六級(jí)差分環(huán)振振蕩器及分頻器構(gòu)成。當(dāng)SYNC引腳檢測(cè)為懸空、接地或電源電位時(shí)，時(shí)鐘選擇電路判定為內(nèi)部頻率編程模式，振蕩器頻率由RT引腳外接電阻設(shè)定的電流決定；當(dāng)檢測(cè)到有效外部時(shí)鐘（幅值需大于1.8V高電平、小于0.4V低電平）且頻率高于閾值時(shí)，PFD逐周期比較外部時(shí)鐘與分頻器輸出相位，CP將誤差轉(zhuǎn)換為電壓，經(jīng)OTA調(diào)節(jié)振蕩器偏置電流，實(shí)現(xiàn)頻率鎖定。

振蕩器每級(jí)通過電容充放電產(chǎn)生延遲，整體頻率由偏置電流與電容比值決定，并可通過trimming端口修調(diào)。分頻器提供1/12分頻輸出，并支持通過PHMODE引腳配置兩相、三相或四相輸出（相位差分別為π、2π/3、π/2）。

內(nèi)置偽PLL：功率級(jí)頻率跟蹤

內(nèi)置偽PLL構(gòu)成頻率鎖定外環(huán)，其參考頻率為振蕩器輸出fCLK，反饋信號(hào)取自SW節(jié)點(diǎn)經(jīng)電平轉(zhuǎn)換后的開關(guān)脈沖。該P(yáng)LL的獨(dú)特之處在于其輸出不直接調(diào)節(jié)振蕩器，而是轉(zhuǎn)換為電流Iclk注入跨導(dǎo)線性環(huán)，進(jìn)而調(diào)節(jié)Ton產(chǎn)生電路的充電電流Ion，由此構(gòu)成"頻率誤差→電流調(diào)整→時(shí)間修正→頻率補(bǔ)償"的間接反饋路徑。

跨導(dǎo)線性環(huán)是連接雙PLL的樞紐，由雙極型晶體管Q1-Q4構(gòu)成電流模式運(yùn)算單元。Q1集電極電流為外同步PLL電流IPLL與偽PLL調(diào)整電流Iclk之和（比例1:2），Q2為VIN比例電流，Q4輸出Ion驅(qū)動(dòng)Ton電容?；诳鐚?dǎo)線性原理，環(huán)路滿足電流約束關(guān)系：Ion與Iosc、IIN成比例關(guān)聯(lián)。

時(shí)間超前AOT電路：Ton自適應(yīng)調(diào)節(jié)

Ton產(chǎn)生電路通過電容C的恒流充電過程計(jì)時(shí)，當(dāng)電壓達(dá)到VON閾值時(shí)比較器翻轉(zhuǎn)。VON由VOUT電壓經(jīng)TON_VOUT電路鉗位限定，Ion經(jīng)跨導(dǎo)線性環(huán)調(diào)節(jié)后正比于VIN/fSW。在Burst模式下，DCM_add信號(hào)控制附加電容并聯(lián)，延長(zhǎng)Ton以降低輕載開關(guān)頻率。

設(shè)計(jì)約束 ：Ton的精度取決于Ion的匹配度、比較器延遲及電容絕對(duì)值精度。開關(guān)頻率穩(wěn)定度需在-40℃至125℃全溫區(qū)、±10%電源電壓波動(dòng)下驗(yàn)證。

關(guān)鍵模塊電路技術(shù)分析

跨導(dǎo)線性環(huán)的工程實(shí)現(xiàn)

跨導(dǎo)線性環(huán)基于雙極型晶體管的指數(shù)特性實(shí)現(xiàn)電流域運(yùn)算。Q1-Q4形成發(fā)射結(jié)電壓閉環(huán)，順時(shí)針與逆時(shí)針方向結(jié)壓降之和相等，由此導(dǎo)出電流約束關(guān)系。該架構(gòu)優(yōu)越性在于將頻率誤差信號(hào)轉(zhuǎn)換為電流模式處理，避免電壓域傳輸?shù)腞C延遲累積，適合高頻應(yīng)用。

工程實(shí)現(xiàn)中，器件匹配提出嚴(yán)苛要求。Q1-Q4的發(fā)射區(qū)面積比、電流鏡復(fù)制精度及Early電壓效應(yīng)均會(huì)引入誤差。

高精度基準(zhǔn)源設(shè)計(jì)

電壓基準(zhǔn) ：帶隙基準(zhǔn)摒棄傳統(tǒng)高增益運(yùn)放鉗位，改用三極管Q3-Q4電流密度匹配自偏置，簡(jiǎn)化電路并降低功耗。M6管作為隔離級(jí)改善中低頻PSRR。啟動(dòng)電路采用交叉耦合結(jié)構(gòu)，規(guī)避零電流簡(jiǎn)并點(diǎn)，無(wú)需額外啟動(dòng)支路。

電流基準(zhǔn) ：運(yùn)放選用套筒式共源共柵架構(gòu)，在3.3V電源下實(shí)現(xiàn)高增益。該結(jié)構(gòu)輸出IREF為跨導(dǎo)OTA提供偏置。

高速比較器設(shè)計(jì)權(quán)衡

ICOMP比較器 ：四級(jí)放大結(jié)構(gòu)，前兩級(jí)電阻負(fù)載將主極點(diǎn)推向高頻。PTAT偏置電流補(bǔ)償高溫下跨導(dǎo)衰減，但 延遲隨工藝角變化未予量化 ，影響高頻相位裕度。

反流比較器 ：三級(jí)結(jié)構(gòu)追求最低延遲，失調(diào)電壓與噪聲性能遜于ICOMP。

SW電平轉(zhuǎn)換電路的接口意義

該電路將高壓域SW信號(hào)轉(zhuǎn)換至3.3V邏輯域，為內(nèi)置偽PLL提供反饋。

多相并聯(lián)的工程考量

ASP4644支持兩相、三相、四相可配置輸出。理論上，雙PLL架構(gòu)可確保各相頻率鎖定于fCLK，相位差由分頻器生成，均流精度取決于功率管參數(shù)匹配與PCB對(duì)稱性。

應(yīng)用場(chǎng)景與技術(shù)定位

ASP4644目標(biāo)市場(chǎng)為智能手機(jī)、SSD等音頻敏感應(yīng)用，及通信設(shè)備POL轉(zhuǎn)換器等需多相并聯(lián)場(chǎng)合。其技術(shù)價(jià)值在于 不依賴數(shù)字補(bǔ)償?shù)募?a href="http://www.makelele.cn/analog/" target="_blank">模擬頻率同步 ，相比數(shù)字COT方案具備低延遲、可預(yù)測(cè)EMI頻譜的潛在優(yōu)勢(shì)；相比傳統(tǒng)模擬COT，解決了多相同步難題。

技術(shù)局限性亦明確：工藝匹配要求高，修調(diào)增加測(cè)試成本；AOT降頻范圍有限，極輕載效率或不及數(shù)字PFM；外同步時(shí)鐘需滿足幅值頻率雙重要求，接口兼容性較弱。

結(jié)論：架構(gòu)創(chuàng)新與工程實(shí)現(xiàn)的鴻溝

ASP4644的雙PLL架構(gòu)在理論層面具備原創(chuàng)性與合理性。通過外PLL鎖定振蕩器、偽PLL跟蹤功率級(jí)、跨導(dǎo)線性環(huán)電流域耦合，為多相COT變換器提供了新穎同步路徑。關(guān)鍵模塊設(shè)計(jì)體現(xiàn)BCD工藝工程經(jīng)驗(yàn)。

審核編輯 黃宇