深入解析DS90URxxx - Q1：高效FPD - Link II串行解串器芯片組

在電子設計領域，數(shù)據(jù)傳輸?shù)母咝院头€(wěn)定性一直是工程師們關注的焦點。DS90URxxx - Q1 5MHz 至 43MHz DC - 平衡 24 位 FPD - Link II 串行解串器芯片組（DS90UR124 - Q1 和 DS90UR241 - Q1），以其卓越的性能和豐富的特性，為眾多應用場景提供了可靠的數(shù)據(jù)傳輸解決方案。今天，我們就來深入剖析這款芯片組。

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一、芯片概述

DS90URxxx - Q1 芯片組由一個串行器（DS90UR241 - Q1）和一個解串器（DS90UR124 - Q1）組成，它能夠?qū)?24 位并行總線轉(zhuǎn)換為帶有嵌入式時鐘信息的完全透明的數(shù)據(jù)/控制 FPD - Link II LVDS 串行流。其設計初衷是驅(qū)動需要 18 位顏色深度顯示的圖形數(shù)據(jù)，特別適用于汽車領域的各種顯示應用。

二、特性亮點

1. 高兼容性與數(shù)據(jù)處理能力

支持 18 位顏色深度顯示，可處理 RGB666 + HS、VS、DE + 三個額外通用數(shù)據(jù)通道的圖形數(shù)據(jù)。通過 24:1 的接口壓縮，將 24 位數(shù)據(jù)轉(zhuǎn)換為單條串行流，有效解決了并行數(shù)據(jù)和時鐘路徑之間的偏斜問題，同時還能節(jié)省系統(tǒng)成本，減少 PCB 層數(shù)、電纜寬度以及連接器的尺寸和引腳數(shù)量。

2. 寬頻率范圍與高性能

像素時鐘范圍為 5MHz 至 43MHz，能夠滿足不同應用場景下的數(shù)據(jù)傳輸速率需求。采用嵌入式時鐘和 DC 平衡技術，支持 AC 耦合數(shù)據(jù)傳輸，可驅(qū)動長達 10 米的屏蔽雙絞線電纜，確保數(shù)據(jù)傳輸?shù)姆€(wěn)定性和可靠性。

3. 汽車級品質(zhì)與防護

該芯片組是汽車級產(chǎn)品，符合 AEC - Q100 2 級標準，能適應汽車復雜的工作環(huán)境。同時，它還具備出色的靜電放電（ESD）防護能力，符合 ISO 10605 ESD 標準，HBM ESD 結(jié)構大于 8kV，保證了在惡劣電氣環(huán)境下的穩(wěn)定性。

4. 低功耗與 EMI 優(yōu)化

采用 FPD - Link II LVDS 信號技術，在高速 I/O 端提供低功耗和低噪聲的工作環(huán)境。通過優(yōu)化串行器輸出邊緣速率，進一步降低電磁干擾（EMI）。此外，串行器支持擴頻輸入，具有數(shù)據(jù)隨機化和混洗功能，解串器提供可調(diào)節(jié)的 PTO LVCMOS 輸出，都有助于減少 EMI。

5. 測試與控制功能

內(nèi)置 @Speed BIST（內(nèi)置自測試）功能，可驗證 LVDS 傳輸路徑的完整性，方便系統(tǒng)制造商和現(xiàn)場診斷。同時，發(fā)射器和接收器都具備獨立的電源關閉控制功能，能根據(jù)實際需求靈活調(diào)整功耗，提高系統(tǒng)的能效。

三、引腳配置與功能

1. 串行器引腳（DS90UR241 - Q1，PFB 48 引腳 TQFP 封裝）

• LVCMOS 并行接口引腳：如 DIN[23:0] 用于輸入并行數(shù)據(jù)，TCLK 為并行接口時鐘輸入引腳。
• 控制與配置引腳：DEN 用于控制 LVDS 驅(qū)動器輸出的啟用和禁用，PRE 用于選擇預加重級別，RAOFF 用于控制隨機化功能，TRFB 用于選擇并行接口數(shù)據(jù)的時鐘邊沿等。
• LVDS 串行接口引腳：DoUT + 和 DoUT - 為 LVDS 差分輸出引腳，需連接 100Ω 負載和 100nF 交流耦合電容。
• 電源/接地引腳：多個 VDD 和 VSS 引腳為芯片的不同部分提供電源和接地連接。

2. 解串器引腳（DS90UR124 - Q1，PAG 64 引腳 TQFP 封裝）

• LVCMOS 并行接口引腳：RCLK 為并行接口時鐘輸出引腳，Rout[23:0] 為并行接口數(shù)據(jù)輸出引腳。
• 控制與配置引腳：LOCK 指示接收器 PLL 的鎖定狀態(tài)，PTOSEL 用于選擇漸進開啟操作模式，RAOFF 功能與串行器類似，REN 用于控制接收器數(shù)據(jù)的啟用和禁用等。
• BIST 模式引腳：BISTEN 用于啟用 BIST 模式，BISTM 用于選擇 BIST 模式下的錯誤報告狀態(tài)，PASS 為 BIST 測試的通過標志輸出。
• LVDS 輸入引腳：RIN + 和 RIN - 為 LVDS 差分輸入引腳，同樣需連接 100Ω 負載和 100nF 交流耦合電容。
• 電源/接地引腳：多個 VDD 和 VSS 引腳為芯片的不同部分提供電源和接地連接。

四、規(guī)格參數(shù)

1. 絕對最大額定值

涵蓋了電源電壓、LVCMOS 輸入/輸出電壓、LVDS 接收器輸入/驅(qū)動器輸出電壓等參數(shù)的極限值，使用時需嚴格遵守，以免損壞芯片。

2. ESD 額定值

表明該芯片組在不同封裝形式下，各引腳的人體模型（HBM）、帶電設備模型（CDM）和接觸/空氣放電的 ESD 耐受能力。

3. 推薦工作條件

包括電源電壓、工作溫度、時鐘速率和電源噪聲等參數(shù)的推薦范圍，在此范圍內(nèi)芯片能穩(wěn)定工作。

4. 電氣特性

詳細列出了 LVCMOS 和 LVDS 的直流和交流特性參數(shù)，如輸入/輸出電壓、電流、延時等，為電路設計提供了精確的參考。

五、詳細工作原理

1. 初始化與鎖定機制

在發(fā)送或接收數(shù)據(jù)前，需要對串行器和解串器進行初始化，即同步兩者的 PLL。電源上電后，各自的輸出處于三態(tài)，內(nèi)部電路被禁用。當電源電壓達到約 2.2V 時，串行器的 PLL 開始鎖定輸入時鐘，之后解串器同步到串行器的數(shù)據(jù)流，鎖定嵌入式時鐘，此時解串器的 LOCK 輸出變?yōu)楦唠娖?，表明?shù)據(jù)有效。

2. 數(shù)據(jù)傳輸

串行器通過 TCLK 輸入將數(shù)據(jù)時鐘輸入，通過 TRFB 引腳選擇時鐘邊沿。數(shù)據(jù)在傳輸時，還會附帶 CLK1、CLK0、DCA、DCB 四個開銷位，其中 CLK1 和 CLK0 作為嵌入式時鐘位，DCB 用于直流平衡控制，DCA 用于驗證數(shù)據(jù)完整性。數(shù)據(jù)傳輸線速率最高可達 1.20Gbps，鏈路效率高達 86%。

解串器鎖定輸入數(shù)據(jù)后，驅(qū)動 LOCK 引腳為高電平，并同步輸出有效數(shù)據(jù)和恢復的時鐘。通過 RRFB 輸入控制恢復時鐘的極性，REN 控制輸出的三態(tài)。

3. 重新同步

若解串器失去鎖定，它會自動嘗試重新建立鎖定。例如，當連續(xù)未檢測到嵌入式時鐘邊沿時，PLL 失鎖，LOCK 引腳變?yōu)榈碗娖?，解串器會重新尋找嵌入式時鐘邊沿并完成鎖定過程。

4. 電源管理

串行器和解串器都具備電源關閉模式，通過 TPWDNB 和 RPWDNB 引腳控制。進入電源關閉模式后，PLL 停止工作，輸出進入三態(tài)，可將電源電流降低到 μA 級別。退出電源關閉模式后，需要重新初始化和鎖定才能進行數(shù)據(jù)傳輸。

5. 三態(tài)控制

串行器在 DEN 或 TPWDNB 引腳為低電平時進入三態(tài)，解串器在 REN 或 RPWDNB 引腳為低電平時進入三態(tài)。三態(tài)模式下，輸出引腳處于高阻態(tài)，可有效避免信號干擾。

6. 預加重功能

DS90UR241 具備預加重功能，可補償長距離或有損傳輸介質(zhì)的影響。通過在 “PRE” 引腳連接外部電阻到 Vss 來設置額外電流水平，增加數(shù)據(jù)轉(zhuǎn)換時的動態(tài)電流，減少電纜負載效應，提高驅(qū)動距離。但預加重設置需根據(jù)具體應用的傳輸距離進行調(diào)整，避免過度預加重導致的問題。

7. AC 耦合與終端匹配

芯片組支持 AC 耦合互連，通過集成的 DC 平衡編碼/解碼方案實現(xiàn)。在 LVDS 信號路徑中插入外部 AC 耦合電容，解串器輸入級內(nèi)置 AC 偏置網(wǎng)絡，將內(nèi)部 VCM 設置為 +1.8V。同時，為保證信號正常傳輸，需要在 DOUT± 和 RIN± 兩端連接終端電阻，阻值一般為 100Ω。

8. 信號質(zhì)量增強

解串器的 SLEW 引腳可調(diào)節(jié) LVCMOS 輸出的驅(qū)動強度，默認低電平為 2mA 低驅(qū)動，高電平為 4mA 高驅(qū)動。PTOSEL 引腳提供兩種漸進開啟模式（固定和 PTO 頻率擴展），可減少同時切換噪聲和系統(tǒng)接地反彈，降低 EMI。

9. @Speed - BIST 測試功能

芯片組內(nèi)置的 BIST 功能可在全鏈路速度下檢查整個高速串行鏈路，無需使用專業(yè)昂貴的測試設備。通過 BISTEN 和 BISTM 引腳配置 BIST 模式，可選擇錯誤狀態(tài)報告或錯誤計數(shù)累加模式，測試結(jié)果通過 PASS 引腳輸出。

10. 向后兼容模式

通過 RAOFF 引腳，該芯片組可與 DS90C241 和 DS90C124 設備實現(xiàn)向后兼容。當與這兩種設備接口時，將 RAOFF 引腳拉高以禁用額外的 LSFR 編碼；正常使用 DS90UR241 到 DS90UR124 時，將 RAOFF 引腳置低。

六、應用場景與設計要點

1. 應用場景

該芯片組主要應用于汽車領域，如汽車中央信息顯示屏、汽車儀表盤顯示屏、汽車平視顯示器以及基于遠程攝像頭的駕駛員輔助系統(tǒng)等。

2. 典型應用連接

• 串行器（DS90UR241）：LVDS 輸出使用 100Ω 終端電阻和 100nF 耦合電容，電源引腳附近放置旁路電容。通過系統(tǒng) GPO 控制 TPWDNB 引腳，TRFB 引腳可選擇時鐘邊沿，DEN 信號通常拉高，RAOFF 引腳置低以提高鏈路信號質(zhì)量，VODSEL 引腳根據(jù)需求設置，預加重輸入通過電阻接地設置預加重級別。
• 解串器（DS90UR124）：LVDS 輸入使用 100Ω 終端電阻和 100nF 耦合電容，電源引腳附近放置旁路電容。通過系統(tǒng) GPO 控制 RPWDNB 引腳，RRFB 引腳選擇數(shù)據(jù)時鐘邊沿，REN 信號通常拉高，RAOFF 引腳置低以解擾數(shù)據(jù)，SLEW 引腳設置輸出信號質(zhì)量，PTOSEL 引腳可減少輸出同時切換。

3. 電源供應建議

芯片設計工作于 3.3V 輸入核心電壓，部分引腳為不同電路部分提供獨立的電源和接地連接，以隔離開關噪聲?？墒褂猛獠?a href="http://www.makelele.cn/tags/濾波器/" target="_blank">濾波器為敏感電路（如 PLL）提供干凈的電源。

4. 布局設計

• PCB 布局與電源系統(tǒng)：采用 4 層板，設置電源和接地平面，將 LVCMOS 信號與 LVDS 線路分開，避免耦合干擾。使用薄介質(zhì)（2 至 4 密耳）的電源/接地夾層，提供低電感寄生電容，減少外部旁路電容的影響。外部旁路電容包括 RF 陶瓷和鉭電解電容，表面貼裝電容優(yōu)先考慮，且小值電容應靠近引腳放置。
• LVDS 互連：采用 100Ω 耦合差分對，遵循 S/2S/3S 間距規(guī)則，減少過孔數(shù)量，使用差分連接器（線速度高于 500Mbps 時），保持走線平衡，減小對間偏斜，終端電阻盡量靠近發(fā)送和接收端。

七、總結(jié)

DS90URxxx - Q1 串行解串器芯片組憑借其高兼容性、寬頻率范圍、出色的抗干擾能力和豐富的功能特性，為汽車顯示等領域的數(shù)據(jù)傳輸提供了可靠而高效的解決方案。在實際應用中，工程師們需要根據(jù)具體的需求和設計要求，合理配置引腳參數(shù)，優(yōu)化 PCB 布局，以充分發(fā)揮芯片組的性能優(yōu)勢。你在使用類似芯片組時遇到過哪些問題呢？歡迎在評論區(qū)分享交流。