CDCE706：高性能3 - PLL時鐘合成器的深度解析

在電子設計領域，時鐘合成器對于確保系統的穩(wěn)定運行和精確計時起著至關重要的作用。今天，我們就來深入探討德州儀器（TI）的CDCE706可編程3 - PLL時鐘合成器/乘法器/分頻器，看看它有哪些獨特的特性和強大的功能。

文件下載：cdce706.pdf

一、CDCE706概述

CDCE706是目前市場上體積小巧但功能強大的PLL合成器/乘法器/分頻器之一。盡管其外形尺寸小，但靈活性極高，能夠根據給定的輸入頻率產生幾乎獨立的輸出頻率。輸入頻率可以來自LVCMOS、差分輸入時鐘或單個晶體，并且可以通過SMBus數據接口控制器選擇合適的輸入波形。

二、關鍵特性剖析

2.1 高性能PLL架構

• 多PLL設計：CDCE706包含三個PLL，其中一個支持擴頻時鐘（SSC）。PLL1、PLL2和PLL3設計用于高達300 MHz的頻率，并針對具有寬分頻因子的零ppm應用進行了優(yōu)化。
• 靈活的分頻設置：參考分頻器M和反饋分頻器N可分別設置為1到511（M分頻器）和1到4095（N分頻器）的值，結合可編程輸出開關矩陣和7位后置分頻器，能夠實現幾乎任意的輸出頻率組合。
• 零ppm輸出時鐘誤差：深M/N分頻比允許從任何參考輸入頻率生成零ppm時鐘，確保了輸出時鐘的高精度。

2.2 豐富的輸入輸出選項

• 輸入兼容性：時鐘輸入可以接受晶體、單端LVCMOS或差分輸入信號。晶體頻率范圍為8 MHz至54 MHz，LVCMOS或差分輸入頻率最高可達200 MHz。
• 輸出靈活性：具有六個LVCMOS輸出，輸出頻率最高可達300 MHz。LVCMOS輸出可以編程為互補信號，并且可以通過可編程輸出開關矩陣自由選擇輸出頻率。

2.3 低EMI設計

• 擴頻時鐘（SSC）：PLL2支持中心和向下擴頻時鐘，這是一種降低電磁干擾（EMI）的常用技術。
• 可編程輸出擺率控制（SRC）：通過控制輸出擺率，進一步降低系統EMI。

2.4 易于編程和配置

• EEPROM編程：無需施加高編程電壓即可對EEPROM進行編程，并且可以通過SMBus數據接口輕松進行在線編程。
• 多功能控制輸入：兩個可編程控制輸入S0/S1和A0/A1可用于用戶定義的控制信號，實現諸如PLL旁路、電源關閉、輸出使能/禁用等功能。

三、技術細節(jié)解讀

3.1 時鐘輸入模式

• 晶體振蕩器輸入：在晶體模式下，輸入頻率范圍為8 MHz至54 MHz。用戶需要添加外部電容器來匹配晶體的輸入負載電容，以確保穩(wěn)定的振蕩。
• 單端LVCMOS時鐘輸入：CLK_IN0和CLK_IN1可作為常規(guī)時鐘輸入引腳，最高驅動頻率可達200 MHz。內部時鐘選擇位或外部控制引腳S0/A0/CLK_SEL可用于選擇輸入時鐘。
• 差分時鐘輸入：支持差分信號輸入，最高驅動頻率為200 MHz。差分輸入電壓的最小幅度為100 mV，差分共模輸入電壓范圍為200 mV至VCC - 0.6 V。

3.2 PLL配置與設置

• 速度模式選擇：PLL支持正常速度模式（80 MHz ≤ fVCO ≤ 200 MHz）和高速模式（180 MHz ≤ fVCO ≤ 300 MHz），可通過字節(jié)6的位[7:5]進行選擇。
• 分頻器操作：分頻器M和N在內部作為分數分頻器工作，允許實現分數分頻比以實現零ppm輸出時鐘誤差。在fVCO > 250 MHz時，建議僅使用N/M的整數因子。
• 旁路選項：每個PLL支持PLL旁路和VCO旁路兩種旁路選項，可根據需要靈活配置以滿足不同的應用需求。

3.3 擴頻時鐘（SSC）

• 調制類型：支持中心擴展調制和向下擴展調制，調制量可選擇±0.1%、±0.25%、±0.4%（中心擴展）或1%、1.5%、2%、3%（向下擴展）。
• 調制頻率：調制頻率（掃描速率）可在30 kHz至60 kHz之間選擇，根據VCO頻率和調制量進行設置。

3.4 輸出開關矩陣

• 靈活的信號切換：輸出開關矩陣基于兩個開關組和六個后置分頻器，允許用戶將任何內部時鐘信號源通過自由選擇的后置分頻器切換到六個輸出中的任何一個。
• 輸出狀態(tài)控制：輸出可以切換為活動、低電平、高阻抗狀態(tài)和/或180度相移，并且輸出擺率和輸出電壓可由用戶選擇。

四、性能指標分析

4.1 輸出偏斜

輸出偏斜是時鐘分配電路中的重要參數，CDCE706在不同的電源電壓、工作溫度和輸出電壓擺幅下，輸出偏斜（tsk(0)）表現良好，在VCC = 2.5 V時典型值為130 ps，最大值為250 ps；在VCC = 3.3 V時典型值為130 ps，最大值為200 ps。

4.2 抖動性能

抖動是基于PLL的時鐘驅動電路的主要參數之一。CDCE706的PLL和內部電路設計旨在實現最低抖動，峰 - 峰周期抖動典型值僅為60 ps。通過VCO頻率選擇位，用戶可以選擇正常速度模式（80 MHz至200 MHz）或高速模式（180 MHz至300 MHz），以優(yōu)化抖動性能。

4.3 噪聲抑制和相噪特性

• 交叉耦合和噪聲抑制：采用RFSiGe工藝技術設計，具有出色的線性度、低功耗、一流的噪聲性能和良好的片上組件間隔離特性，即使所有三個PLL都處于活動狀態(tài)且所有輸出都開啟，噪聲抑制也遠高于50 dB。
• 相噪特性：在高速通信系統中，PLL頻率合成器的相噪特性至關重要。CDCE706的環(huán)路帶寬約為100 kHz至250 kHz，不同的PLL參數設置會影響相噪特性。

五、應用與編程

5.1 SMBus數據接口

CDCE706提供了遵循SMBus規(guī)范版本2.0的兩信號串行接口，通過該接口可以單獨啟用或禁用各種設備功能，如單個時鐘輸出緩沖器。時鐘設備寄存器的更改通常在系統初始化時進行。

5.2 數據協議

支持字節(jié)寫、字節(jié)讀、塊寫和塊讀操作，數據傳輸遵循特定的協議和順序。在進行EEPROM寫操作時，需要注意編程順序和狀態(tài)監(jiān)測。

5.3 多功能控制輸入

兩個用戶可定義的輸入引腳S0和S1可作為外部控制引腳或地址引腳，通過編程可以實現時鐘選擇、使能/禁用、設備電源關閉等功能，最多可將四個設備連接到同一SMBus。

六、總結

CDCE706以其高性能的PLL架構、豐富的輸入輸出選項、低EMI設計和易于編程的特點，為電子工程師在時鐘設計方面提供了強大的工具。無論是在通信、計算機還是工業(yè)控制等領域，CDCE706都能夠滿足各種復雜的時鐘需求。在實際應用中，工程師們可以根據具體的設計要求，靈活配置CDCE706的各項參數，以實現最佳的性能表現。

你在使用CDCE706的過程中遇到過哪些有趣的挑戰(zhàn)或有什么獨特的應用經驗呢？歡迎在評論區(qū)分享交流！