在工業(yè)通信設(shè)備設(shè)計中，以太網(wǎng)變壓器和集成RJ45連接器的布局直接影響信號完整性、EMI性能及PoE穩(wěn)定性。我們基于行業(yè)規(guī)范（IEEE 802.3）以及相關(guān)技術(shù)指南，為工程師提供PCB關(guān)鍵布局策略。

一、核心組件布局規(guī)范

二、走線長度與對稱性

? 關(guān)鍵信號走線應(yīng)盡量短，減少高頻噪聲影響（含電源/地平面噪聲），并降低容性負載

? 差分線對應(yīng)盡量短且對稱：從PHY芯片經(jīng)網(wǎng)絡(luò)變壓器到連接器的總長應(yīng)<4英寸

? 差分對內(nèi)走線長度差應(yīng)≤50mils（1.25毫米）且盡量對稱。非對稱/不等長走線會引發(fā)共模噪聲

? 為減少線對間串擾，不同差分對間距需>50mils（1.25毫米）。此規(guī)則同樣適用于板上其他收發(fā)器電路

? 所有信號走線（尤其是差分對）應(yīng)避免殘樁，見圖3

? 差分線對內(nèi)部走線（如TD+與TD-）應(yīng)平行且等長，以最小化延時差，降低共模噪聲和EMI

? 信號走線禁止跨越平面分割（圖4）?？缭椒指顣?dǎo)致回流路徑異常，影響信號質(zhì)量并引發(fā)EMI

? MDI信號走線需具有50Ω對地或100Ω差分受控阻抗

三、差分線對布線指南

為盡量減少高速信號布線區(qū)域內(nèi)的串擾和傳播延遲對電路板的影響，請遵循以下布線指南：

? 數(shù)字信號遠離模擬走線（≥300mils/7.5毫米）

? 若其它層的數(shù)字信號無法用地平面隔離，應(yīng)與差分對垂直布線

? 允許使用多口連接器模塊，但各電路信號需嚴格隔離

? 差分線對內(nèi)部最大間距≤10 mils

? 理想情況下信號路徑無交叉或過孔。盡量同層布設(shè)整對走線。過孔導(dǎo)致阻抗突變需最小化（每個走線最多2個過孔）。高速信號需最小化拐角和過孔數(shù)量。90°彎折需用雙45°替代（圖5）

? 走線離板邊距離需大于走線距地平面高度，使電場更易耦合至地平面

? 禁止在晶體/振蕩器下方布線，防止時鐘耦合。時鐘驅(qū)動走線距開孔的最小距離需大于最大孔徑尺寸

? 禁止在分割的參考平面上方布差分線對

? 差分線端接元件盡量靠近PHY芯片

四、走線幾何結(jié)構(gòu)

? 控制走線EMI輻射的關(guān)鍵：走線長度及線寬/距地高度比。為降低電感，高速信號和靠近地/電源層的信號層應(yīng)盡量短而寬。理想寬高比為1:1至3:1。換層時若兩層距電源/地距離不等，需調(diào)整線寬以保持阻抗

? 每對信號差分阻抗應(yīng)為100Ω±15%。若工具無法設(shè)計差分走線，可設(shè)單端阻抗55-65Ω（前提是兩走線間距最小化）。例如：層I上差分對寬8mils（0.2mm）、厚2mils（0.05mm）、間距8mils（0.2mm），F(xiàn)R4層厚8mils（ER=4.7）時，單端阻抗約61Ω，差分阻抗約100Ω

? 當差分對內(nèi)部走線間距<30mils（邊到邊）時，需補償邊緣耦合效應(yīng)（可能使差分阻抗降低達10Ω）

審核編輯 黃宇