本文提出了基于可編程邏輯門陣列(field programmable gate array，F(xiàn)PGA....

本篇將介紹該款A(yù)DC的16通道/10bit/100MSPS工作模式下的開發(fā)過程。

此選項根據(jù)你所用的FPGA型號確定GT類型，我所用的是7k325t系列，故GT類型為GTX。

當(dāng)使用不同版本的Vivado打開工程時，IP核被鎖定的情況較為常見。不同版本的Vivado對IP核的....

本章以太網(wǎng)通信實驗是基于ZYNQ-MZ702P開發(fā)板進行實現(xiàn)，在配置方面，需要讀者自主修改不同的地方....

在Vivado的時序約束中，-invert是用于控制信號極性的特殊參數(shù)，應(yīng)用于時鐘約束（Clock ....

在 HDL 代碼中標(biāo)記待觀測信號，添加 (* mark_debug = "true" *) 屬性（V....

高層次綜合（HLS）是一種將高級編程語言（如C、C++或SystemC）轉(zhuǎn)換為硬件描述語言（HDL）....

FFT 的輸出不是 “連續(xù)的頻率譜”，而是離散的、等寬的頻率區(qū)間，每個區(qū)間就稱為一個 “頻率倉”（簡....

Vivado HLS是一款強大的高層次綜合工具，可將C/C++代碼轉(zhuǎn)換為硬件描述語言（HDL），顯著....

ZYNQ 的程序固化是指將程序代碼永久存儲到非易失性存儲器中，使系統(tǒng)上電后能自動加載運行的過程。主要....

在vivado中，我們常用的時序約束指令主要包括如下幾個方面。

其中1是添加幾個觀察信號，2是采樣深度。1根據(jù)自己要觀察的信號進行選擇，2一般越大越好。

為滿足對 “納秒級實時響應(yīng)” 與 “復(fù)雜數(shù)據(jù)深度運算” 的雙重需求，“FPGA+GPU”異構(gòu)混合部署....

FPGA 芯片中DSP（數(shù)字信號處理）硬核是高性能計算的核心資源，但使用不當(dāng)會引入隱蔽性極強的“坑”....

FIRST IN FIRST OUT （先入先出）。顧名思義，F(xiàn)IFO是一個數(shù)據(jù)具有先進先出的存儲器....

Serial RapidIO(SRIO) 特指 RapidIO 標(biāo)準(zhǔn)的串行物理層實現(xiàn)。

在數(shù)字IC/FPGA設(shè)計的過程中，對PPA的優(yōu)化是無處不在的，也是芯片設(shè)計工程師的使命所在。此節(jié)主要....

FPGA定點數(shù)計算在高效資源利用、運算速度優(yōu)勢、硬件可預(yù)測性和成本效益等方面發(fā)揮著重要作用。它能節(jié)省....

microblaze和jtag-to-axi（jtag2axi）雖然也提供了訪問axi總線的能力，但....

本篇博客具體包括SPI協(xié)議的基本原理、模式選擇以及時序邏輯要求，采用FPGA（EPCE4），通過SP....

添加Zynq Processing System IP核，配置DDR控制器和時鐘。7000系列的Zy....

本章的實驗任務(wù)是在 PL 端自定義一個 AXI4 接口的 IP 核，通過 AXI_HP 接口對 PS....

IBERT(Integrated Bit Error Ratio Tester),集成誤碼率測試儀。....

調(diào)頻連續(xù)波(frequency modulated continuous wave, FMCW)，常....

Xilinx FPGA因其高性能和低延遲，常用于串行通信接口設(shè)計。本文深入分析了Aurora、PCI....

本例程詳細(xì)介紹了如何在FPGA上實現(xiàn)Serial RapidIO（SRIO）通信協(xié)議，并通過Veri....

本文介紹了一個基于FPGA的內(nèi)存到串行數(shù)據(jù)傳輸模塊，該模塊設(shè)計用來高效地處理存儲器中的數(shù)據(jù)并傳輸至串....

如果對處于全速(at-speed)運行下的FPGA調(diào)試，工程師在現(xiàn)有通用“能力技術(shù)”基礎(chǔ)上，再增加“....

本篇將詳細(xì)介紹如何利用Verilog HDL在FPGA上實現(xiàn)SRAM的讀寫測試。SRAM是一種非易失....