ADC ADS52J90的LVDS/16通道/10bit/100MSPS數(shù)據(jù)采集模式開(kāi)發(fā)筆記
本篇將介紹該款A(yù)DC的16通道/10bit/100MSPS工作模式下的開(kāi)發(fā)過(guò)程。
基于XILINX Vivado平臺(tái)的GTX收發(fā)器的開(kāi)發(fā)
此選項(xiàng)根據(jù)你所用的FPGA型號(hào)確定GT類(lèi)型，我所用的是7k325t系列，故GT類(lèi)型為GTX。
Vivado中IP核被鎖定的解決辦法
當(dāng)使用不同版本的Vivado打開(kāi)工程時(shí)，IP核被鎖定的情況較為常見(jiàn)。不同版本的Vivado對(duì)IP核的....
基于ZYNQ-MZ702P開(kāi)發(fā)板實(shí)現(xiàn)以太網(wǎng)通信
本章以太網(wǎng)通信實(shí)驗(yàn)是基于ZYNQ-MZ702P開(kāi)發(fā)板進(jìn)行實(shí)現(xiàn)，在配置方面，需要讀者自主修改不同的地方....
Vivado時(shí)序約束中invert參數(shù)的作用和應(yīng)用場(chǎng)景
在Vivado的時(shí)序約束中，-invert是用于控制信號(hào)極性的特殊參數(shù)，應(yīng)用于時(shí)鐘約束（Clock ....
使用Vivado ILA進(jìn)行復(fù)雜時(shí)序分析的完整流程
在 HDL 代碼中標(biāo)記待觀測(cè)信號(hào)，添加 (* mark_debug = "true" *) 屬性（V....
HLS設(shè)計(jì)中的BRAM使用優(yōu)勢(shì)
高層次綜合（HLS）是一種將高級(jí)編程語(yǔ)言（如C、C++或SystemC）轉(zhuǎn)換為硬件描述語(yǔ)言（HDL）....
詳解FFT的頻率倉(cāng)與IP核配置
FFT 的輸出不是 “連續(xù)的頻率譜”，而是離散的、等寬的頻率區(qū)間，每個(gè)區(qū)間就稱(chēng)為一個(gè) “頻率倉(cāng)”（簡(jiǎn)....
通過(guò)vivado HLS設(shè)計(jì)一個(gè)FIR低通濾波器
Vivado HLS是一款強(qiáng)大的高層次綜合工具，可將C/C++代碼轉(zhuǎn)換為硬件描述語(yǔ)言（HDL），顯著....
Vivado+Vitis將程序固化的Flash的操作流程
ZYNQ 的程序固化是指將程序代碼永久存儲(chǔ)到非易失性存儲(chǔ)器中，使系統(tǒng)上電后能自動(dòng)加載運(yùn)行的過(guò)程。主要....
vivado中常用時(shí)序約束指令介紹
在vivado中，我們常用的時(shí)序約束指令主要包括如下幾個(gè)方面。
如何在vivado用ila進(jìn)行debug調(diào)試
其中1是添加幾個(gè)觀察信號(hào)，2是采樣深度。1根據(jù)自己要觀察的信號(hào)進(jìn)行選擇，2一般越大越好。
FPGA+GPU異構(gòu)混合部署方案設(shè)計(jì)
為滿(mǎn)足對(duì) “納秒級(jí)實(shí)時(shí)響應(yīng)” 與 “復(fù)雜數(shù)據(jù)深度運(yùn)算” 的雙重需求，“FPGA+GPU”異構(gòu)混合部署....
FPGA DSP模塊使用中的十大關(guān)鍵陷阱
FPGA 芯片中DSP（數(shù)字信號(hào)處理）硬核是高性能計(jì)算的核心資源，但使用不當(dāng)會(huì)引入隱蔽性極強(qiáng)的“坑”....
FIFO存儲(chǔ)器的種類(lèi)、IP配置及應(yīng)用
FIRST IN FIRST OUT （先入先出）。顧名思義，F(xiàn)IFO是一個(gè)數(shù)據(jù)具有先進(jìn)先出的存儲(chǔ)器....
RapidIO標(biāo)準(zhǔn)的串行物理層實(shí)現(xiàn)
Serial RapidIO(SRIO) 特指 RapidIO 標(biāo)準(zhǔn)的串行物理層實(shí)現(xiàn)。
數(shù)字IC/FPGA設(shè)計(jì)中的時(shí)序優(yōu)化方法
在數(shù)字IC/FPGA設(shè)計(jì)的過(guò)程中，對(duì)PPA的優(yōu)化是無(wú)處不在的，也是芯片設(shè)計(jì)工程師的使命所在。此節(jié)主要....
詳解FPGA定點(diǎn)數(shù)計(jì)算方法
FPGA定點(diǎn)數(shù)計(jì)算在高效資源利用、運(yùn)算速度優(yōu)勢(shì)、硬件可預(yù)測(cè)性和成本效益等方面發(fā)揮著重要作用。它能節(jié)省....
利用開(kāi)源uart2axi4實(shí)現(xiàn)串口訪問(wèn)axi總線
microblaze和jtag-to-axi（jtag2axi）雖然也提供了訪問(wèn)axi總線的能力，但....
FPGA實(shí)現(xiàn)基于SPI協(xié)議的Flash驅(qū)動(dòng)控制芯片擦除
本篇博客具體包括SPI協(xié)議的基本原理、模式選擇以及時(shí)序邏輯要求，采用FPGA（EPCE4），通過(guò)SP....
基于AXI DMA IP核的DDR數(shù)據(jù)存儲(chǔ)與PS端讀取
添加Zynq Processing System IP核，配置DDR控制器和時(shí)鐘。7000系列的Zy....
使用AXI4接口IP核進(jìn)行DDR讀寫(xiě)測(cè)試
本章的實(shí)驗(yàn)任務(wù)是在 PL 端自定義一個(gè) AXI4 接口的 IP 核，通過(guò) AXI_HP 接口對(duì) PS....
如何使用FPGA實(shí)現(xiàn)SRIO通信協(xié)議
本例程詳細(xì)介紹了如何在FPGA上實(shí)現(xiàn)Serial RapidIO（SRIO）通信協(xié)議，并通過(guò)Veri....
基于FPGA的高效內(nèi)存到串行數(shù)據(jù)傳輸模塊設(shè)計(jì)
本文介紹了一個(gè)基于FPGA的內(nèi)存到串行數(shù)據(jù)傳輸模塊，該模塊設(shè)計(jì)用來(lái)高效地處理存儲(chǔ)器中的數(shù)據(jù)并傳輸至串....
在FPGA設(shè)計(jì)中集成事件斷點(diǎn)的實(shí)現(xiàn)過(guò)程
如果對(duì)處于全速(at-speed)運(yùn)行下的FPGA調(diào)試，工程師在現(xiàn)有通用“能力技術(shù)”基礎(chǔ)上，再增加“....
如何利用Verilog HDL在FPGA上實(shí)現(xiàn)SRAM的讀寫(xiě)測(cè)試
本篇將詳細(xì)介紹如何利用Verilog HDL在FPGA上實(shí)現(xiàn)SRAM的讀寫(xiě)測(cè)試。SRAM是一種非易失....
工商網(wǎng)監(jiān)