時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時序約束。
2016-05-29 23:25:10
1424 約束流程 說到FPGA時序約束的流程，不同的公司可能有些不一樣。反正條條大路通羅馬，找到一種適合自己的就行了。從系統(tǒng)上來看，同步時序約束可以分為系統(tǒng)同步與源同步兩大類。簡單點來說，系統(tǒng)同步是指
2020-11-20 14:44:529155 
時序約束的目的就是告訴工具當(dāng)前的時序狀態(tài)，以讓工具盡量優(yōu)化時序并給出詳細(xì)的分析報告。一般在行為仿真后、綜合前即創(chuàng)建基本的時序約束。Vivado使用SDC基礎(chǔ)上的XDC腳本以文本形式約束。以下討論如何進(jìn)行最基本時序約束相關(guān)腳本。
2022-03-11 14:39:1011063 在高速系統(tǒng)中FPGA時序約束不止包括內(nèi)部時鐘約束，還應(yīng)包括完整的IO時序約束和時序例外約束才能實現(xiàn)PCB板級的時序收斂。因此，F(xiàn)PGA時序約束中IO口時序約束也是一個重點。只有約束正確才能在高速情況下保證FPGA和外部器件通信正確。
2022-09-27 09:56:092395 FPGA開發(fā)過程中，離不開時序約束，那么時序約束是什么？簡單點說，F(xiàn)PGA芯片中的邏輯電路，從輸入到輸出所需要的時間，這個時間必須在設(shè)定的時鐘周期內(nèi)完成，更詳細(xì)一點，即需要滿足建立和保持時間。
2023-06-06 17:53:071938 
在FPGA設(shè)計中，時序約束的設(shè)置對于電路性能和可靠性都至關(guān)重要。在上一篇的文章中，已經(jīng)詳細(xì)介紹了FPGA時序約束的基礎(chǔ)知識。
2023-06-06 18:27:1312757 
在FPGA設(shè)計中，時序約束對于電路性能和可靠性非常重要。在上一篇的文章中，已經(jīng)詳細(xì)介紹了FPGA時序約束的主時鐘約束。
2023-06-12 17:29:214234 前面幾篇FPGA時序約束進(jìn)階篇，介紹了常用主時鐘約束、衍生時鐘約束、時鐘分組約束的設(shè)置，接下來介紹一下常用的另外兩個時序約束語法“偽路徑”和“多周期路徑”。
2023-06-12 17:33:533055 在前面的文章中有過對于寄存器行為的描述，而復(fù)位方面，在電路設(shè)計時建議使用帶異步復(fù)位/置位的寄存器。
2023-07-13 17:33:581904 
在前面的文章中有過對于寄存器行為的描述，而復(fù)位方面，在電路設(shè)計時建議使用帶異步復(fù)位/置位的寄存器。
2023-08-01 16:04:115103 FPGA中時序約束是設(shè)計的關(guān)鍵點之一，準(zhǔn)確的時鐘約束有利于代碼功能的完整呈現(xiàn)。進(jìn)行時序約束，讓軟件布局布線后的電路能夠滿足使用的要求。
2023-08-14 17:49:552211 
時序路徑作為時序約束和時序分析的物理連接關(guān)系，可分為片間路徑和片內(nèi)路徑。
2023-08-14 17:50:021542 
前面講解了時序約束的理論知識FPGA時序約束理論篇，本章講解時序約束實際使用。
2023-08-14 18:22:143030 
Vivado的時序約束是保存在xdc文件中，添加或創(chuàng)建設(shè)計的工程源文件后，需要創(chuàng)建xdc文件設(shè)置時序約束。時序約束文件可以直接創(chuàng)建或添加已存在的約束文件，創(chuàng)建約束文件有兩種方式：Constraints Wizard和Edit Timing Constraints，在綜合后或?qū)崿F(xiàn)后都可以進(jìn)行創(chuàng)建。
2025-03-24 09:44:174561 
在輸入信號到輸出信號中，因為經(jīng)過的傳輸路徑、寄存器、門電路等器件的時間，這個時間就是時序。開發(fā)工具不知道我們路徑上的要求，我們通過時序約束來告訴開發(fā)工具，根據(jù)要求，重新規(guī)劃，從而實現(xiàn)我們的時序要求，達(dá)到時序的收斂。
2019-07-31 14:50:417018 
使用DCM進(jìn)行相位同步和PLL這24MHz高達(dá)300MHz的信號我把這個300MHz的信號充電到我的邏輯我的問題是：在我的.UCF計時時序約束中，我只指定了對300MHz信號的約束，并假設(shè)它將通過DCM
2019-02-28 06:24:28
那位高人指點一下啊，怎么給差分時鐘添加時序約束啊
2013-08-08 20:58:34
此版只討論時序約束約束理論約束方法約束結(jié)果時鐘約束（Clock Specification）： 約束所有時鐘（包括你的設(shè)計中特有的時鐘）對準(zhǔn)確的時序分析結(jié)果而言是必不可少的。Quartus II
2013-05-16 18:51:50
怎么進(jìn)時序約束的，時序約束是自己輸進(jìn)去的
2014-01-17 15:10:43
當(dāng)邏輯行為以默認(rèn)的方式不能正確的定時邏輯行為，想以不同的方式處理時序時，必須使用時序例外命令。1. 多周期路徑約束指明將數(shù)據(jù)從路徑開始傳播到路徑結(jié)束時，所需要的時鐘周期
2018-09-21 12:55:34
FPGA的輸出信號和時鐘的時序關(guān)系達(dá)到預(yù)期的效果，比如達(dá)到后一級芯片對時鐘和數(shù)據(jù)時序關(guān)系的要求，設(shè)計者可以對寄存器的輸出到引腳所經(jīng)歷的延時進(jìn)行約束。 以上三種約束就可以涵蓋設(shè)計中的所有寄存器。但是在
2020-08-16 07:25:02
好的時序是設(shè)計出來的，不是約束出來的時序就是一種關(guān)系，這種關(guān)系的基本概念有哪些？這種關(guān)系需要約束嗎？各自的詳細(xì)情況有哪些？約束的方法有哪些？這些約束可分為幾大類？這種關(guān)系僅僅通過約束來維持嗎？1
2018-08-01 16:45:40
FPGA開發(fā)過程中，離不開時序約束，那么時序約束是什么？簡單點說，F(xiàn)PGA芯片中的邏輯電路，從輸入到輸出所需要的時間，這個時間必須在設(shè)定的時鐘周期內(nèi)完成，更詳細(xì)一點，即需要滿足建立和保持時間
2023-11-15 17:41:10
FPGA時序約束，總體來分可以分為3類，輸入時序約束，輸出時序約束，和寄存器到寄存器路徑的約束。其中輸入時序約束主要指的是從FPGA引腳輸入的時鐘和輸入的數(shù)據(jù)直接的約束。共分為兩大類：1、源同步系統(tǒng)
2015-09-05 21:13:07
剛剛看的一個非常不錯的講解時序約束的資料。在此分享下。
2015-01-21 15:14:35
對自己的設(shè)計的實現(xiàn)方式越了解，對自己的設(shè)計的時序要求越了解，對目標(biāo)器件的資源分布和結(jié)構(gòu)越了解，對EDA工具執(zhí)行約束的效果越了解，那么對設(shè)計的時序約束目標(biāo)就會越清晰，相應(yīng)地，設(shè)計的時序收斂過程就會更可
2016-06-02 15:54:04
轉(zhuǎn)帖0. 核心頻率約束 這是最基本的，所以標(biāo)號為0。1. 核心頻率約束+時序例外約束 時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還
2017-12-27 09:15:17
FPGA畢竟不是ASIC，對時序收斂的要求更加嚴(yán)格，本文主要介紹本人在工程中學(xué)習(xí)到的各種時序約束技巧?！ ∈紫葟?qiáng)烈推薦閱讀官方文檔UG903和UG949，這是最重要的參考資料，沒有之一。它提倡
2020-12-23 17:42:10
FPGA/CPLD的綜合、實現(xiàn)過程中指導(dǎo)邏輯的映射和布局布線。下面主要總結(jié)一下Xilinx FPGA時序約束設(shè)計和分析。
2023-09-21 07:45:57
本帖最后由 china198 于 2013-8-30 12:28 編輯
XILINX的作品---時序約束，寫的非常棒
2013-08-30 12:26:47
大部分的時序分析和約束都寫在這里了。 一、基本時序路徑1、clock-to-setup周期約束跨時鐘域約束： (1)當(dāng)源觸發(fā)器和目標(biāo)觸發(fā)器的驅(qū)動時鐘不同，且時鐘的占空比不是50
2017-03-09 14:43:24
大家好我的設(shè)計效果不佳，所以我想用chipcope來檢測信號。但是，在設(shè)置“keep hierarchy = yes”之后，不能滿足時序約束。有什么辦法可以解決這個問謝謝！最好的祝福YHM以上
2019-03-28 13:38:35
關(guān)于靜態(tài)分析和時序約束的文章
2014-07-17 12:12:35
各位大神，我現(xiàn)在做一個FPGA的項目，現(xiàn)在verilog代碼寫得差不多了，通過modelsim仿真出來的數(shù)據(jù)看上去也沒什么問題，然后我老板叫我做下時序分析，就是寫時序約束，但是我才剛接觸這個（之前
2016-08-12 11:19:28
SDRAM數(shù)據(jù)手冊有如張時序要求圖。如何使SDRAM滿足時序要求？方法1：添加時序約束。由于Tpcb和時鐘頻率是固定的，我們可以添加時序約束，讓FPGA增加寄存器延時、寄存器到管腳的延時，從而使上述
2016-09-13 21:58:50
問一下啊，在寫時序約束的時候，如何根據(jù)設(shè)計的要求進(jìn)行時序上的約束啊，看了好多網(wǎng)上的資料，說的都是有關(guān)約束的一些原理。有沒有那位大俠給個設(shè)計實例?。?
2023-04-23 11:42:16
一直對時序約束沒有什么概念，向各位大神求教經(jīng)驗及可以拜讀的資料
2017-04-11 21:42:03
網(wǎng)上找到一個介紹，偏移約束也是一類基本時序約束，規(guī)定了外部時鐘和數(shù)據(jù)輸入輸出引腳之間的相對時序關(guān)系，只能用于端口信號，不能應(yīng)用于內(nèi)部信號我現(xiàn)在將一個輸入時鐘clk0經(jīng)過一個DCM產(chǎn)生clk1 ，然后
2017-04-27 16:12:30
我是一個FPGA初學(xué)者，關(guān)于時序約束一直不是很明白，時序約束有什么用呢？我只會全局時鐘的時序約束，如何進(jìn)行其他時序約束呢？時序約束分為哪幾類呢？不同時序約束的目的？
2012-07-04 09:45:37
時序約束文件SDC支持哪些約束？
2023-08-11 09:27:15
實現(xiàn)時序約束以及如何閱讀STA 報告。有關(guān)本手冊中的高云半導(dǎo)體云源?軟件（以下簡稱云源）界面截圖參考的是 1.9.8.01 版本。因軟件版本更新，部分信息可能會略有差異，具體以用戶軟件版本信息為準(zhǔn)。
2022-09-29 08:09:58
ISE時序約束:What effects do timing constraints have on your project?• The implementation tools do
2010-01-11 08:54:06
87 時序約束與時序分析 ppt教程
本章概要:時序約束與時序分析基礎(chǔ)常用時序概念QuartusII中的時序分析報告
設(shè)置時序約束全局時序約束個別時
2010-05-17 16:08:020 時序約束用戶指南包含以下章節(jié)： ?第一章“時序約束用戶指南引言” ?第2章“時序約束的方法” ?第3章“時間約束原則” ?第4章“XST中指定的時序約束” ?第5章“Synplify中指定的時
2010-11-02 10:20:560 時序約束的概念 時序約束主要包括周期約束(FFS到FFS，即觸發(fā)器到觸發(fā)器)和偏移約束(IPAD到FFS、FFS到OPAD)以及靜態(tài)路徑約束(STA, IPAD到OPAD)等3種。通過附加約束條件可以使綜合布線工具調(diào)整映射和布局布線過程，使設(shè)計達(dá)到時序要求。例如用OFFSET_IN_BEFORE
2011-03-16 18:10:380 FPGA時序約束方法很好地資料，兩大主流的時序約束都講了！
2015-12-14 14:21:2519 Xilinx時序約束設(shè)計，有需要的下來看看
2016-05-10 11:24:3318 FPGA學(xué)習(xí)資料教程之Xilinx時序約束培訓(xùn)教材
2016-09-01 15:27:270 單片機(jī)上電復(fù)位和復(fù)位延時的時序分析
2017-01-24 16:15:3818 時序約束可以使得布線的成功率的提高，減少ISE布局布線時間。這時候用到的全局約束就有周期約束和偏移約束。周期約束就是根據(jù)時鐘頻率的不同劃分為不同的時鐘域，添加各自周期約束。對于模塊的輸入輸出端口添加
2017-02-09 02:56:06918 作時序和布局約束是實現(xiàn)設(shè)計要求的關(guān)鍵因素。本文是介紹其使用方法的入門讀物。 完成 RTL 設(shè)計只是 FPGA 設(shè)計量產(chǎn)準(zhǔn)備工作中的一部分。接下來的挑戰(zhàn)是確保設(shè)計滿足芯片內(nèi)的時序和性能要求。為此，您
2017-11-17 05:23:013260 
一個好的FPGA設(shè)計一定是包含兩個層面：良好的代碼風(fēng)格和合理的約束。時序約束作為FPGA設(shè)計中不可或缺的一部分，已發(fā)揮著越來越重要的作用。毋庸置疑，時序約束的最終目的是實現(xiàn)時序收斂。時序收斂作為
2017-11-17 07:54:362967 
作為賽靈思用戶論壇的定期訪客（見 ），我注意到新用戶往往對時序收斂以及如何使用時序約束來達(dá)到時序收斂感到困惑。為幫助 FPGA設(shè)計新手實現(xiàn)時序收斂，讓我們來深入了解時序約束以及如何利用時序約束實現(xiàn)
2017-11-24 19:37:555955 
。 在添加全局時序約束時，需要根據(jù)時鐘頻率劃分不同的時鐘域，添加各自的周期約束；然后對輸入輸出端口信號添加偏移約束，對片內(nèi)邏輯添加附加約束。
2017-11-25 09:14:463015 詳細(xì)講解了xilinx的時序約束實現(xiàn)方法和意義。包括：初級時鐘，衍生時鐘，異步時終域，多時終周期的講解
2018-01-25 09:53:126 在簡單電路中，當(dāng)頻率較低時，數(shù)字信號的邊沿時間可以忽略時，無需考慮時序約束。但在復(fù)雜電路中，為了減少系統(tǒng)中各部分延時，使系統(tǒng)協(xié)同工作，提高運行頻率，需要進(jìn)行時序約束。通常當(dāng)頻率高于50MHz時，需要考慮時序約束。
2018-03-30 13:42:5915212 
好的時序是設(shè)計出來的，不是約束出來的 時序就是一種關(guān)系，這種關(guān)系的基本概念有哪些？ 這種關(guān)系需要約束嗎？ 各自的詳細(xì)情況有哪些？ 約束的方法有哪些？ 這些約束可分為幾大類？ 這種關(guān)系僅僅通過約束來
2018-08-06 15:08:02722 1. 核心頻率約束 這是最基本的，所以標(biāo)號為0。 2. 核心頻率約束+時序例外約束 時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還
2018-09-21 22:04:011926 
這個Xilinx Quick Take Video我們將討論Constraint Explosion。
在本次會議中，我們將研究導(dǎo)致時序約束爆炸的原因，然后是如何調(diào)試和修復(fù)異常約束問題。
2018-11-20 06:23:002467 了解時序約束向?qū)绾斡糜凇巴耆?b class="flag-6" style="color: red">約束您的設(shè)計。
該向?qū)ё裱璘ltraFast設(shè)計方法，定義您的時鐘，時鐘交互，最后是您的輸入和輸出約束。
2018-11-29 06:47:003509 
觀看視頻，了解和學(xué)習(xí)有關(guān)XDC約束，包括時序，以及物理約束相關(guān)知識。
2019-01-07 07:10:007145 
FPGA中的時序問題是一個比較重要的問題，時序違例，尤其喜歡在資源利用率較高、時鐘頻率較高或者是位寬較寬的情況下出現(xiàn)。建立時間和保持時間是FPGA時序約束中兩個最基本的概念，同樣在芯片電路時序分析中也存在。
2019-12-23 07:01:002671 
首先來看什么是時序約束，泛泛來說，就是我們告訴軟件（Vivado、ISE等）從哪個pin輸入信號，輸入信號要延遲多長時間，時鐘周期是多少，讓軟件PAR（Place and Route）后的電路能夠
2020-01-28 17:34:004750 
上面我們講的都是xdc文件的方式進(jìn)行時序約束，Vivado中還提供了兩種圖形界面的方式，幫我們進(jìn)行時序約束：時序約束編輯器（Edit Timing Constraints ）和時序約束向?qū)В–onstraints Wizard）。兩者都可以在綜合或?qū)崿F(xiàn)后的Design中打開。
2020-03-08 17:17:0020443 
靜態(tài)時序分析是檢查芯片時序特性的一種方法，可以用來檢查信號在芯片中的傳播是否符合時序約束的要求。相比于動態(tài)時序分析，靜態(tài)時序分析不需要測試矢量，而是直接對芯片的時序進(jìn)行約束，然后通過時序分析工具給出
2020-11-11 08:00:0067 對自己的設(shè)計的實現(xiàn)方式越了解，對自己的設(shè)計的時序要求越了解，對目標(biāo)器件的資源分布和結(jié)構(gòu)越了解，對EDA工具執(zhí)行約束的效果越了解，那么對設(shè)計的時序約束目標(biāo)就會越清晰，相應(yīng)地，設(shè)計的時序收斂過程就會更可控。
2021-01-11 17:44:448 說到FPGA時序約束的流程，不同的公司可能有些不一樣。反正條條大路通羅馬，找到一種適合自己的就行了。從系統(tǒng)上來看，同步時序約束可以分為系統(tǒng)同步與源同步兩大類。簡單點來說，系統(tǒng)同步是指FPGA與外部
2021-01-11 17:46:3214 本文檔的主要內(nèi)容詳細(xì)介紹的是Xilinx的時序設(shè)計與約束資料詳細(xì)說明。
2021-01-14 16:26:5134 時序約束中的? set_input_delay/set_output_delay?約束一直是一個難點，無論是概念、約束值的計算，還是最終的路徑分析，每一次都要費一番腦子。Vivado為方便用戶創(chuàng)建
2021-04-10 09:38:502664 
時序沖突的概率變大以及電路的穩(wěn)定性降低，為此必須進(jìn)行時序、面積和負(fù)載等多方面的約束。
2021-06-15 11:24:053703 
一、前言 無論是FPGA應(yīng)用開發(fā)還是數(shù)字IC設(shè)計，時序約束和靜態(tài)時序分析（STA）都是十分重要的設(shè)計環(huán)節(jié)。在FPGA設(shè)計中，可以在綜合后和實現(xiàn)后進(jìn)行STA來查看設(shè)計是否能滿足時序上的要求。
2021-08-10 09:33:106579 
約束條件可以使綜合布線工具調(diào)整映射和布局布線過程，使設(shè)計達(dá)到時序要求。例如用OFFSET_IN_BEFORE約束可以告訴綜合布線工具輸入信號在時鐘之前什么時候準(zhǔn)備好，綜合布線工具就可以根據(jù)這個約束調(diào)整與IPAD相連的Logic Circuitry的綜合實現(xiàn)過程，使結(jié)果滿足FFS的建立時間要求。 附加時序
2021-09-30 15:17:465927 約束條件可以使綜合布線工具調(diào)整映射和布局布線過程，使設(shè)計達(dá)到時序要求。例如用OFFSET_IN_BEFORE約束可以告訴綜合布線工具輸入信號在時鐘之前什么時候準(zhǔn)備好，綜合布線工具就可以根據(jù)這個約束調(diào)整與IPAD相連的Logic Circuitry的綜合實現(xiàn)過程，使結(jié)果滿足FFS的建立時間要求。 附加時序
2021-10-11 10:23:096573 
本文章探討一下FPGA的時序約束步驟，本文章內(nèi)容，來源于配置的明德?lián)P時序約束專題課視頻。
2022-03-16 09:17:194002 
上一篇《FPGA時序約束分享01_約束四大步驟》一文中，介紹了時序約束的四大步驟。
2022-03-18 10:29:282166 
本文章探討一下FPGA的時序input delay約束，本文章內(nèi)容，來源于配置的明德?lián)P時序約束專題課視頻。
2022-05-11 10:07:564989 
明德?lián)P有完整的時序約束課程與理論，接下來我們會一章一章以圖文結(jié)合的形式與大家分享時序約束的知識。要掌握FPGA時序約束，了解D觸發(fā)器以及FPGA運行原理是必備的前提。今天第一章，我們就從D觸發(fā)器開始講起。
2022-07-11 11:33:106143 
本文章探討一下FPGA的時序input delay約束，本文章內(nèi)容，來源于明德?lián)P時序約束專題課視頻。
2022-07-25 15:37:073757 
電子發(fā)燒友網(wǎng)站提供《Gowin設(shè)計時序約束用戶指南.pdf》資料免費下載
2022-09-15 16:04:174 在描述時序約束時，一個重要的原則是確保約束簡潔高效。簡潔高效意味著約束只針對指定的對象，即約束對應(yīng)的對象的個數(shù)
2023-02-23 09:03:382489 FPGA設(shè)計中幾乎不可避免地會用到復(fù)位信號，無論是同步復(fù)位還是異步復(fù)位。我們需要清楚的是復(fù)位信號對時序收斂、資源利用率以及布線擁塞都有很大的影響。
2023-03-30 09:55:341882 本章節(jié)主要介紹一些簡單的時序約束的概念。
2023-03-31 16:37:573127 
設(shè)置 Input-to-Reg 時序路徑的約束時，不僅需要創(chuàng)建時鐘模型，還需要設(shè)置輸入延時 (input delay)。設(shè)置 input delay 時，需要假設(shè)輸入 port 信號是與時鐘
2023-03-31 16:39:143295 
FPGA/CPLD的綜合、實現(xiàn)過程中指導(dǎo)邏輯的映射和布局布線。下面主要總結(jié)一下Xilinx FPGA時序約束設(shè)計和分析。
2023-04-27 10:08:222404 很多人詢問關(guān)于約束、時序分析的問題，比如：如何設(shè)置setup，hold時間?如何使用全局時鐘和第二全局時鐘(長線資源)?如何進(jìn)行分組約束?如何約束某部分組合邏輯?如何通過約束保證異步時鐘域之間
2023-05-29 10:06:561537 
前面幾篇文章已經(jīng)詳細(xì)介紹了FPGA時序約束基礎(chǔ)知識以及常用的時序約束命令，相信大家已經(jīng)基本掌握了時序約束的方法。
2023-06-23 17:44:004086 
FPGA開發(fā)過程中，離不開時序約束，那么時序約束是什么？簡單點說，F(xiàn)PGA芯片中的邏輯電路，從輸入到輸出所需要的時間，這個時間必須在設(shè)定的時鐘周期內(nèi)完成，更詳細(xì)一點，即需要滿足建立和保持時間。
2023-06-26 14:42:101252 今天介紹一下，如何在Vivado中添加時序約束，Vivado添加約束的方法有3種：xdc文件、時序約束向?qū)В–onstraints Wizard）、時序約束編輯器（Edit Timing Constraints ）
2023-06-26 15:21:116081 很多小伙伴開始學(xué)習(xí)時序約束的時候第一個疑惑就是標(biāo)題，有的人可能會疑惑很久。不明白時序約束是什么作用，更不明白怎么用。
2023-06-28 15:10:332624 
??本文主要介紹了時序設(shè)計和時序約束。
2023-07-04 14:43:522391 本小節(jié)對時序約束做最終的總結(jié)
2023-07-11 17:18:571252 
本文繼續(xù)講解時序約束的第四大步驟——時序例外
2023-07-11 17:17:371313 
時序約束出現(xiàn)時序違例(Slack為負(fù)數(shù))，如何處理？
2023-07-10 15:47:067354 建立時間和保持時間是FPGA時序約束中兩個最基本的概念，同樣在芯片電路時序分析中也存在。
2024-08-06 11:40:182368 
Vivado中時序分析工具默認(rèn)會分析設(shè)計中所有時鐘相關(guān)的時序路徑，除非時序約束中設(shè)置了時鐘組或false路徑。使用set_clock_groups命令可以使時序分析工具不分析時鐘組中時鐘的時序路徑，使用set_false_path約束則會雙向忽略時鐘間的時序路徑
2025-04-23 09:50:281079 
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