- 基于JESD204B設計的數(shù)據(jù)傳輸接口

因此根據(jù)之前討論的采樣率與時鐘頻率問題，將鏈路參數(shù)配置如表1所示。

基于JESD204B設計的數(shù)據(jù)傳輸接口

數(shù)據(jù)傳輸方案使用高密度形式，即選擇兩個通道分別傳送采樣數(shù)據(jù)的高8位與低8位。因為每個通道緩存數(shù)據(jù)位寬為32位，故兩個通道在150 MHz本地時鐘下，每個周期能夠傳輸4個采樣點的信息，滿足600 MS/s的采樣率。

3.2 傳輸數(shù)據(jù)同步機制

在數(shù)據(jù)傳輸過程中，無論是在發(fā)射端與接收端之間，還是兩個通道之間都需要做到嚴格的同步才能夠保證采樣數(shù)據(jù)的正確傳輸與恢復。在JESD204B協(xié)議中，通過在不同階段定義不同的數(shù)據(jù)幀結(jié)構(gòu)來完成同步操作。在數(shù)據(jù)鏈路層，主要使用8 b/10 b編碼規(guī)范定義的特殊字符-K碼來完成鏈路同步以及構(gòu)成數(shù)據(jù)幀[2]。在進入用戶數(shù)據(jù)傳輸狀態(tài)前，鏈路需經(jīng)過代碼組同步、初始化幀同步，過程如圖3。

基于JESD204B設計的數(shù)據(jù)傳輸接口

主要步驟包括：

(1)接收端向發(fā)送端發(fā)送同步請求信號，即拉低SYNC信號；

(2)發(fā)送端接收到同步請求信號后，開始向接收端連續(xù)發(fā)送/K28.5/字符；

(3)接收端接收到至少連續(xù)4個/K28.5/字符后，取消同步請求(拉高SYNC信號)，標志著代碼組同步的完成，然后在下一個本地幀時鐘的上升沿進入信道初始化幀同步階段[3]。

代碼組、初始化幀結(jié)構(gòu)及同步過程時序如圖4。

基于JESD204B設計的數(shù)據(jù)傳輸接口

其中， /K/字符用于首先進行的代碼組同步；/R/字符標志著初始化多幀的開始；/A/字符標志著初始化多幀的結(jié)束；/Q/字符用于指示接收端，用戶所配置的信息即將開始[4]?？梢?，通過8 b/10 b編碼結(jié)合控制字不僅可以使鏈路得到正確的同步以便對齊，同時也為監(jiān)控鏈路、檢查錯誤提供了一種方法。各字符定義如下：

/K/=/K28.5/；

/R/=/K28.0/；

/A/=/K28.3/；

/Q/=/K28.4/；

3.3 數(shù)據(jù)傳輸方案

正如3.2節(jié)中討論那樣，既要兼顧采樣率又要考慮串行線上最大速率，因此采用如圖5所示的高密度傳輸方案：在發(fā)射端使用兩個通道分別傳送采樣點的高、低8位。

基于JESD204B設計的數(shù)據(jù)傳輸接口

4 實驗測試結(jié)果分析

4.1 設計框架圖

實驗采用FPGA自收發(fā)環(huán)路來驗證所設計數(shù)據(jù)傳輸接口的邏輯功能，即在發(fā)送端與接收端分別使用兩對差分的GTH高速串行收發(fā)器，信號從發(fā)送端輸出后經(jīng)隔直電容再輸入至接收端，線上傳輸速率為6 Gb/s，本地時鐘與高速串行收發(fā)器的參考時鐘均為150 MHz。設計電路單板層數(shù)為8層，設計框架如圖6。

基于JESD204B設計的數(shù)據(jù)傳輸接口

4.2 測試結(jié)果

首先需要通過AXI-LITE接口分別對收發(fā)接口進行鏈路參數(shù)的配置，包括數(shù)據(jù)打包格式、鏈路選擇、同步方式等，以保證數(shù)據(jù)傳輸鏈路的正確建立，其時序如圖7。

基于JESD204B設計的數(shù)據(jù)傳輸接口

為了驗證傳輸數(shù)據(jù)的正確性與同步性，實驗選擇遞增碼作為測試碼以便發(fā)現(xiàn)錯誤，假設一個采樣點的位寬為16位，測試碼見表2。

基于JESD204B設計的數(shù)據(jù)傳輸接口

由于使用兩個lane分別傳輸采樣數(shù)據(jù)的高8位和低8位，而每個lane為32 bit位寬，因此在接收端得到的數(shù)據(jù)是64位。這64位數(shù)據(jù)中包含了4個樣本點的信息。故將在FPGA接收端觀察到的數(shù)據(jù)拆分成了4路，得到的是4路鋸齒波，測試結(jié)果如圖8和圖9。

基于JESD204B設計的數(shù)據(jù)傳輸接口

通過圖8可以看出在接收端可以準確地恢復出發(fā)送的數(shù)據(jù)，無錯碼、亂碼存在，證明了發(fā)射與接收的正確性。同時通過圖9可以看出波形是相位對齊的，說明兩個lane之間是同步的。

5 結(jié)束語

高速串行傳輸是今后高性能ADC和DAC的發(fā)展趨勢。本文通過分析串行協(xié)議JESD204B，設計了一種高速數(shù)據(jù)自收發(fā)接口，并基于Xilinx Virtex-7 FPGA 搭建實驗電路，實現(xiàn)了數(shù)據(jù)的高速串行收發(fā)，驗證了設計的正確性與有效性。本設計中的發(fā)射接口可以配合DAC使用，接收接口可以配合ADC使用，具有一定的工程應用價值。

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FPGA(632043) FPGA(632043)
adc(554246) adc(554246)
JESD204B(19855) JESD204B(19855)

如何實現(xiàn)JESD204B時鐘方案最大性能

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抓住JESD204B接口功能的關鍵問題

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JESD204標準解析

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JESD204B接口標準信息理解

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2017-04-12 10:22:11

16280

基于JESD204B高速數(shù)據(jù)傳輸協(xié)議通過DDC魔法乘以ADC的虛擬通道數(shù)

JESD204B是一種高速數(shù)據(jù)傳輸協(xié)議，采用8位/10位編碼和加擾技術(shù)，旨在確保足夠的信號完整性。針對JESD204B標準，總吞吐量變?yōu)樵诖嗽O置中，由于AD9250中沒有其他數(shù)字處理任務，所以JESD204B鏈路（JESD204B發(fā)射器）一目了然。

2017-09-08 11:36:03

JESD204B中自同步加擾及解擾電路設計（AD/DA傳輸協(xié)議）

JESD204B 作為JEDEC 國際組織于2011年修訂的AD/DA 采樣數(shù)據(jù)傳輸協(xié)議叫，實現(xiàn)了多鏈路多通道串行傳輸的同步傳輸，單通道的數(shù)據(jù)傳輸速率達到12.5 Gbps，顯著提升了數(shù)據(jù)轉(zhuǎn)換器

2017-10-31 17:16:19

通過ADC來詳細了解JESD204B規(guī)范的各層

隨著高速ADC跨入GSPS范圍，與FPGA(定制ASIC)進行數(shù)據(jù)傳輸的首選接口協(xié)議是JESD204B。為了捕捉頻率范圍更高的RF頻譜，需要寬帶RF ADC。在其推動下，對于能夠捕捉更寬帶寬并支持

2017-11-16 18:48:16

11659

JESD204B SystemC module 設計簡介(一)

和RTL代碼的編寫。設計以最新的版本JESD204B.01(July 2011)為參考，設計根據(jù)數(shù)據(jù)流的傳輸分為傳輸層、數(shù)據(jù)鏈路層、物理成進行代碼的編寫，其中JESD204B的模擬特性在本設計中因為無法實現(xiàn)，所以并沒有做過多的描述，具體的模擬的細節(jié)可以參考有JEDEC發(fā)布的標準協(xié)議。

2017-11-17 09:36:56

3518

JESD204B與LVDS接口并行管線式ADC延遲問題分析及解答

JESD204B為業(yè)界標準序列通信鏈接，數(shù)據(jù)轉(zhuǎn)換器與現(xiàn)場可編程門陣列(FPGA)、數(shù)字信號處理器(DSP)、特定應用集成電路(ASIC)等裝置間的數(shù)字數(shù)據(jù)接口因此能化繁為簡，這項標準減少裝置間路由

2017-11-17 14:45:16

3921

JESD204B標準及演進歷程

在從事高速數(shù)據(jù)擷取設計時使用FPGA的人大概都聽過新JEDEC標準「JESD204B」的名號。近期許多工程師均聯(lián)絡德州儀器，希望進一步了解 JESD204B 接口，包括與FPGA如何互動、JESD204B如何讓他們的設計更容易執(zhí)行等。本文介紹 JESD204B標準演進，以及對系統(tǒng)設計工程師有何影響。

2017-11-18 02:57:01

14901

JESD204B接口及協(xié)議狀態(tài)過程

在使用我們的最新模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)設計系統(tǒng)時，我已知道了很多有關 JESD204B接口標準的信息，這些器件使用該協(xié)議與FPGA 通信。

2017-11-18 04:10:55

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JESD204B工作原理及其控制字符詳解

目前，將JESD204B作為高速數(shù)據(jù)轉(zhuǎn)換器首選數(shù)字接口的趨勢如火如荼。JESD204接口于2006年首次發(fā)布，2008年改版為JESD204A，2011年8月再改版為目前的JESD204B

2017-11-18 06:07:01

17928

JESD204B在時鐘方面的設計及其驗證實現(xiàn)

的數(shù)據(jù)傳輸，其最早的版本是JESD204A, 現(xiàn)在是JESD204Bsubclass0, subclass1, subclass2。

2017-11-18 08:00:01

2492

FPGA 的高速數(shù)據(jù)采集設計之JESD204B部分詳解

2017-11-18 08:36:01

3853

針對高速數(shù)據(jù)轉(zhuǎn)換器的最新高速JESD204B標準帶來了驗證挑戰(zhàn)

的主要價值在于，它能夠可靠地增加轉(zhuǎn)換器和邏輯器件(比如FPGA或ASIC)之間的數(shù)據(jù)傳輸帶寬。與任何新接口一樣，JESD204B同樣帶來了新的挑戰(zhàn)。

2017-11-18 18:57:16

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簡述Arria10接口JESD204B的與ADI9144性能

Arria10接口的JESD204B與ADI9144的互操作性

2018-06-20 00:06:00

5211

JESD204B接口標準中的眼圖測量

該視頻將為觀眾介紹JESD204B接口中的眼圖測量。

2019-08-01 06:19:00

4828

JESD204B接口標準如何用于ADC到FPGA設計中

ADI和Xilinx的專家解釋了JESD204B接口標準的重要性，并說明了該標準如何用于ADC到FPGA設計中。

2019-08-01 06:15:00

3813

JESD204B傳輸層的實現(xiàn)方式介紹

這是ADI公司JESD204B在線研討會系列的第一部分，將討論傳輸層的基本元素，及其在ADI高速ADC、DAC和收發(fā)器中的實現(xiàn)方式。

2019-07-18 06:14:00

3961

JESD204B接口中的眼圖測量方法

該視頻將為觀眾介紹JESD204B接口中的眼圖測量。

2019-08-19 06:06:00

5863

什么是JESD204B標準為什么需要關注JESD204B接口

真正的串行接口（稱作JESD204）。JESD204 接口被定義為一種單通道、高速串行鏈路，其使用高達3.125 Gbps 的數(shù)據(jù)速率把單個或者多個數(shù)據(jù)轉(zhuǎn)換器連接至數(shù)字邏輯器件。

2019-05-13 09:16:42

13882

TR0033: PolarFire FPGA JESD204B Interoperability Test Report

TR0033: PolarFire FPGA JESD204B Interoperability Test Report

2021-02-03 15:30:29

Validating ADI Converters Inter-operability with Xilinx FPGA and JESD204B/C IP

Validating ADI Converters Inter-operability with Xilinx FPGA and JESD204B/C IP

2021-02-19 16:05:33

LTC6952：超低抖動、4.5 GHz PLL，帶11個輸出和JESD204B/JESD204C支持數(shù)據(jù)表

LTC6952：超低抖動、4.5 GHz PLL，帶11個輸出和JESD204B/JESD204C支持數(shù)據(jù)表

2021-04-22 15:52:09

帶JESD204B串行接口的14位250 Msps ADC系列

帶JESD204B串行接口的14位250 Msps ADC系列

2021-05-18 15:04:50

JESD204B是否真的適合你

作者：Sureena Gupta 如果您有接觸使用 FPGA 的高速數(shù)據(jù)采集設計，沒準聽說過新術(shù)語“JESD204B”。我在工作中看到過很多工程師詢問有關 JESD204B 接口的信息以及它

2021-11-10 09:43:33

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JESD204B標準的ADC與FPGA的接口

與現(xiàn)有接口格式和協(xié)議相比，JESD204B接口更復雜、更微妙，必須克服一些困難才能實現(xiàn)其優(yōu)勢。像其他標準一樣，要使該接口比單倍數(shù)據(jù)速率或雙倍數(shù)據(jù)速率CMOS/LVDS等常用接口更受歡迎，它必須能無縫地工作。

2022-04-21 14:28:07

5912

JESD204B協(xié)議相關介紹與具體應用實例

接觸過FPGA高速數(shù)據(jù)采集設計的朋友，應該會聽過新術(shù)語“JESD204B”。這是一種新型的基于高速SERDES的ADC/DAC數(shù)據(jù)傳輸接口。隨著ADC/DAC的采樣速率變得越來越高，數(shù)據(jù)的吞吐量

2022-07-04 09:21:58

6414

JESD204B時鐘網(wǎng)絡原理概述

明德?lián)P的JESD204B采集卡項目綜合上板后，可以使用上位機通過千兆網(wǎng)來配置AD9144和AD9516板卡，實現(xiàn)高速ad采集。最終可以在示波器和上位機上采集到設定頻率的正弦波。本文重點介紹JESD204B時鐘網(wǎng)絡。

2022-07-07 08:58:11

2424

寬帶數(shù)據(jù)轉(zhuǎn)換器應用的JESD204B與串行LVDS接口考量

本文余下篇幅將探討推動該規(guī)范發(fā)展的某些關鍵的終端系統(tǒng)應用，以及串行低壓差分信號(LVDS)和JESD204B的對比。

2022-08-01 09:34:51

2129

JESD204B標準的ADC與FPGA的接口應用判斷

本文闡釋了JESD204B標準的ADC與FPGA的接口，如何判斷其是否正常工作，以及可能更重要的是，如何在有問題時排除故障。文中討論的故障排除技術(shù)可以采用常用的測試與測量設備，包括示波器和邏輯分析儀

2022-08-02 08:03:34

2470

如何構(gòu)建您的JESD204B 鏈路

如何構(gòu)建您的JESD204B 鏈路

2022-11-04 09:52:11

理解JESD204B協(xié)議

理解JESD204B協(xié)議

2022-11-04 09:52:12

JESD204B：適合您嗎？

JESD204B：適合您嗎？

2022-11-07 08:07:23

JESD204B學習手冊

JESD204B接口一般用在高速的AD和DA芯片上，用于傳輸采集到的數(shù)據(jù)。該接口相比LVDS可以減少大量的IO管腳，所以正在逐步取代LVDS接口(引用wp446-jesd204b.pdf)。

2022-12-22 09:45:18

3902

JED204B是什么？JESD204B的分類及優(yōu)缺點介紹

大部分的ADC和DAC都支持子類1，JESD204B標準協(xié)議中子類1包括：傳輸層，鏈路層，物理層。在少部分資料中也會介紹含有應用層，應用層是對JESD204B進行配置的接口，在標準協(xié)議中是不含此層，只是為了便于理解，添加的一個層。

2023-05-10 15:52:55

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JESD204B是FPGA中的新流行語嗎

JESD204B規(guī)范是JEDEC標準發(fā)布的較新版本，適用于數(shù)據(jù)轉(zhuǎn)換器和邏輯器件。如果您正在使用FPGA進行高速數(shù)據(jù)采集設計，您會聽到新的流行詞“JESD204B”。與LVDS和CMOS接口相比，這一較新的版本具有顯著的優(yōu)勢，因為它包括更簡單的布局和更少的引腳數(shù)。

2023-05-26 14:49:31

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