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楷登電子發(fā)布PCIe 6.0規(guī)范Cadence IP

Cadence楷登 ? 來(lái)源:Cadence楷登 ? 作者:Cadence楷登 ? 2021-10-26 14:28 ? 次閱讀
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中國(guó)上海,2021 年 10 月 22 日——楷登電子(美國(guó) Cadence 公司,NASDAQ:CDNS)宣布發(fā)布支持 TSMC N5 工藝的 PCI Express(PCIe)6.0 規(guī)范 Cadence IP。這款面向 PCIe 6.0 的 Cadence IP 包括基于 DSP 的高性能 PHY 和功能豐富的配套控制器,為超大規(guī)模計(jì)算和 5G 通信(包括網(wǎng)絡(luò)、新型內(nèi)存和存儲(chǔ))的新一代應(yīng)用提供優(yōu)化的性能和吞吐量。面向 PCIe 6.0 的 Cadence IP 的早期采用者現(xiàn)在可以使用相應(yīng)的設(shè)計(jì)套件。

Cadence 的這款 5 納米 PCIe 6.0 PHY 測(cè)試芯片在所有 PCIe 速率下都表現(xiàn)出了出色的電性能。PAM4/NRZ 雙模發(fā)射器提供了最佳的信號(hào)完整性、對(duì)稱性和線性度,并且抖動(dòng)極低。基于 DSP 的接收器展現(xiàn)了強(qiáng)大的數(shù)據(jù)恢復(fù)能力,同時(shí)在 64GT/s 下能承受惡劣的信號(hào)損壞和超過(guò) 35dB 的通道損耗。此外,PHY 中的先進(jìn) DSP 內(nèi)核提供了連續(xù)的后臺(tái)自適應(yīng),以監(jiān)測(cè)和補(bǔ)償環(huán)境因素引起的信號(hào)波動(dòng),實(shí)現(xiàn)增強(qiáng)的可靠性。

Cadence PCIe 6.0 控制器 IP 旨在提供最高的鏈路吞吐量和利用率,同時(shí)以極低的延遲運(yùn)行。高度可擴(kuò)展的多包處理架構(gòu)在 x16 配置下支持多達(dá) 1024 位寬的數(shù)據(jù)路徑,同時(shí)在 1GHz 下運(yùn)行,以實(shí)現(xiàn) 128Gbps 的最大聚合帶寬。這款控制器 IP 功能豐富,支持所有新的 PCIe 6.0 功能,包括 PAM4 信令、前向糾錯(cuò)(FEC)、FLIT 編碼和 L0p 電源狀態(tài),同時(shí)可保持完整的向下兼容性。

2021 年 7 月,Cadence PCIe 6.0 子系統(tǒng)測(cè)試芯片在 TSMC N5 工藝上完成流片。該子系統(tǒng)測(cè)試芯片集成了第二代功耗、性能和面積(PPA)優(yōu)化的 PCIe 6.0 PHY 與 PCIe 6.0 控制器。該子系統(tǒng)測(cè)試芯片使 Cadence 能夠在系統(tǒng)層面驗(yàn)證 PCIe 6.0 PHY 和控制器功能,并進(jìn)行嚴(yán)格的合規(guī)性和壓力測(cè)試,以確保普遍的互操作性和可靠性。

“與我們長(zhǎng)期的生態(tài)系統(tǒng)合作伙伴 Cadence 的密切合作,使下一代設(shè)計(jì)能夠從我們的先進(jìn)技術(shù)帶來(lái)的功耗、性能和面積顯著提升的優(yōu)勢(shì)中受益。”TSMC 設(shè)計(jì)基礎(chǔ)管理副總裁 Suk Lee 表示,“此次合作將 Cadence 領(lǐng)先的 IP 解決方案與 TSMC 的 5 納米工藝技術(shù)相結(jié)合,將幫助我們共同的客戶實(shí)現(xiàn)最具挑戰(zhàn)性的功耗和性能要求目標(biāo),并快速地將差異化的產(chǎn)品推向市場(chǎng)?!?/p>

“早期采用者現(xiàn)已開(kāi)始探索新的 PCIe6 規(guī)范,我們期待看到他們利用 TSMC 和 Cadence 技術(shù)取得成效?!盋adence 公司全球副總裁兼 IP 部總經(jīng)理 Sanjive Agarwala 表示,“自 2019 年推出第一代 112G-LR SerDes IP 以來(lái),我們一直在部署基于 PAM4 的 IP,我們?cè)?PAM4 技術(shù)方面的豐富專業(yè)知識(shí),加上與 TSMC 的緊密合作,為我們成功推出 PCIe6 產(chǎn)品奠定了堅(jiān)實(shí)的基礎(chǔ)。”

面向 PCIe 6.0 規(guī)范的 Cadence IP 支持 Cadence 的智能系統(tǒng)設(shè)計(jì)戰(zhàn)略(Intelligent System Design),該戰(zhàn)略實(shí)現(xiàn)了 SoC 的卓越設(shè)計(jì)。Cadence 針對(duì) TSMC 先進(jìn)工藝的全面設(shè)計(jì) IP 解決方案產(chǎn)品組合還包括 112G、56G、裸片對(duì)裸片(D2D)和高級(jí)存儲(chǔ)器 IP 解決方案。

責(zé)任編輯:haq

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原文標(biāo)題:Cadence 在TSMC N5工藝上演示面向PCI Express 6.0規(guī)范的IP測(cè)試芯片

文章出處:【微信號(hào):gh_fca7f1c2678a,微信公眾號(hào):Cadence楷登】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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