LMK04714-Q1 是一款高性能時鐘調(diào)節(jié)器，支持 JEDEC JESD204B/C，適用于太空應(yīng)用。

PLL2 的 14 個時鐘輸出可配置為使用器件和 SYSREF 時鐘驅(qū)動 7 個 JESD204B/C 轉(zhuǎn)換器或其他邏輯器件。SYSREF 可以使用直流和交流耦合提供。不僅限于 JESD204B/C 應(yīng)用，14 個輸出中的每一個都可以單獨配置為傳統(tǒng)時鐘系統(tǒng)的高性能輸出。
*附件：lmk04714-q1.pdf

該器件可配置為在雙PLL、單PLL或時鐘分配模式下工作，無論是否生成SYSREF或重新時鐘。PLL2可與內(nèi)部或外部VCO一起工作。

高性能與在功耗和性能之間權(quán)衡的能力、雙 VCO、動態(tài)數(shù)字延遲和保持等功能相結(jié)合，可以提供靈活的高性能時鐘樹。

特性

• AEC-Q100 1 級：–40°C 至 125°C
• 最大時鐘輸出頻率：3255 MHz
• 多模：雙 PLL、單 PLL 和時鐘分配
• 6 GHz 外部 VCO 或分配輸入
• 超低噪聲，2500 MHz：
  • 54 fs RMS 抖動（12 kHz 至 20 MHz）
  • 64 fs RMS 抖動（100 Hz 至 20 MHz）
  • –157.6 dBc/Hz 本底噪聲
• 超低噪聲，3200 MHz：
  • 61 fs RMS 抖動（12 kHz 至 20 MHz）
  • 67 fs RMS 抖動（100 Hz 至 100 MHz）
  • –156.5 dBc/Hz 本底噪聲
• PLL2
  • PLL FOM 為 –230 dBc/Hz
  • PLL 1/f 為 –128 dBc/Hz
  • 相位檢測器速率高達(dá) 320 MHz
  • 兩個集成VCO：2440至2600 MHz和2945至3255 MHz
• 多達(dá) 14 個差分器件時鐘
  • CML、LVPECL、LCPECL、HSDS、LVDS 和 2xLVCMOS 可編程輸出
• 多達(dá) 1 個緩沖 VCXO/XO 輸出
  • LVPECL、LVDS、2xLVCMOS 可編程
• 1-1023 CLKOUT整數(shù)分頻器
• 1-8191 SYSREF 整數(shù)分頻器
• SYSREF時鐘的25 ps步進(jìn)模擬延遲
• 器件時鐘和 SYSREF 的數(shù)字延遲和動態(tài)數(shù)字延遲
• PLL1 的保持模式
• PLL1 或 PLL2 的 0 延遲
• 高可靠性
  • 受控基線
  • 一個裝配/測試站點
  • 一個制造現(xiàn)場
  • 延長產(chǎn)品生命周期
  • 擴展產(chǎn)品變更通知
  • 產(chǎn)品可追溯性

參數(shù)

方框圖

?1. 產(chǎn)品概述?
LMK04714-Q1是德州儀器（TI）推出的汽車級高性能時鐘調(diào)節(jié)器，支持JESD204B/C協(xié)議，專為汽車?yán)走_(dá)、激光雷達(dá)（LIDAR）和數(shù)據(jù)轉(zhuǎn)換器時鐘等應(yīng)用設(shè)計。其主要特性包括：

• ?工作溫度范圍?：-40°C至125°C（AEC-Q100 Grade 1認(rèn)證）。
• ?輸出頻率?：最高3255 MHz，支持多模式（雙PLL、單PLL、時鐘分配）。
• ?超低噪聲?：在2500 MHz下，RMS抖動低至54 fs（12 kHz–20 MHz帶寬）。
• ?14路差分輸出?：可配置為CML、LVPECL、LVDS等多種格式，支持JESD204B/C設(shè)備時鐘和SYSREF信號生成。

?2. 關(guān)鍵功能?

• ?雙PLL架構(gòu)?：
  • ?PLL1?：用于低偏移抖動清除，支持外部VCXO和頻率保持（Holdover）功能。
  • ?PLL2?：集成雙VCO（2440–2600 MHz和2945–3255 MHz），支持高頻率合成。
• ?時鐘分配?：14路可編程輸出，支持動態(tài)數(shù)字延遲、模擬延遲及同步（SYNC）功能。
• ?JESD204B/C支持?：提供設(shè)備時鐘和SYSREF信號，支持確定性延遲和同步。

?3. 應(yīng)用場景?

• ?汽車?yán)走_(dá)?：低抖動時鐘確保高精度信號處理。
• ?數(shù)據(jù)轉(zhuǎn)換器?：為ADC/DAC提供低噪聲時鐘。
• ? 激光雷達(dá)（LIDAR） ?：多通道時鐘同步需求。

?4. 封裝與引腳?

• ?封裝?：64引腳HTQFP（12 mm × 12 mm）。
• ?關(guān)鍵引腳?：
  • 時鐘輸入（CLKIN0/1/2）、VCO輸入（FIN0/1）、同步引腳（SYNC/SYSREF_REQ）。
  • 狀態(tài)指示引腳（STATUS_LD1/LD2）用于鎖相環(huán)狀態(tài)監(jiān)控。

?5. 設(shè)計工具支持?

• ?TICS Pro?：用于寄存器配置和功耗估算。
• ?PLLatinum Sim?：環(huán)路濾波器設(shè)計和相位噪聲仿真。

?6. 典型設(shè)計考慮?

• ?電源管理?：需隔離不同時鐘組的電源以減少串?dāng)_。
• ?布局建議?：優(yōu)化接地和散熱設(shè)計，確保信號完整性。

?7. 文檔與支持?

• 提供詳細(xì)的數(shù)據(jù)手冊（SNAS841）、應(yīng)用筆記（如AN-912）和在線工具（Clock Tree Architect）。

該器件通過高集成度和靈活性，滿足汽車及工業(yè)應(yīng)用中對低噪聲、高精度時鐘的需求。